高性能浮点乘加部件的优化设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-20页 |
| ·课题研究背景 | 第12-14页 |
| ·国内外相关研究 | 第14-16页 |
| ·课题主要工作 | 第16-18页 |
| ·课题研究成果 | 第18-19页 |
| ·论文的组织 | 第19-20页 |
| 第二章 低延迟浮点乘加部件算法分析及实现 | 第20-29页 |
| ·低延迟浮点乘加部件的总体结构 | 第20-22页 |
| ·符号位数据通路 | 第22-24页 |
| ·指数数据通路 | 第24页 |
| ·尾数数据通路 | 第24-28页 |
| ·尾数乘的实现 | 第25页 |
| ·加数求补及对阶移位 | 第25-26页 |
| ·提前的半加及部分加法 | 第26页 |
| ·符号探测器 | 第26-27页 |
| ·前导零预测(LZA) | 第27页 |
| ·规格化移位 | 第27-28页 |
| ·加法和舍入 | 第28页 |
| ·本章小结 | 第28-29页 |
| 第三章 低延迟浮点乘加部件优化设计 | 第29-48页 |
| ·优化设计的总体方案及流程 | 第29-34页 |
| ·确定优化设计目标 | 第29-31页 |
| ·优化设计的总体方案 | 第31-32页 |
| ·优化设计的流程 | 第32-34页 |
| ·关键路径时序分析 | 第34-36页 |
| ·加数对阶移位优化设计 | 第36-38页 |
| ·控制逻辑优化设计 | 第38-44页 |
| ·慢信号的优化 | 第38-39页 |
| ·数据通路复制 | 第39-40页 |
| ·负载的均衡 | 第40-41页 |
| ·考虑电路结构的逻辑互连 | 第41-42页 |
| ·编码优化 | 第42-44页 |
| ·时序驱动设计优化 | 第44-45页 |
| ·低延迟浮点乘加部件的全流水化实现 | 第45-47页 |
| ·本章小结 | 第47-48页 |
| 第四章 低延迟浮点乘加部件关键模块全定制设计 | 第48-77页 |
| ·部分积累加全定制设计 | 第48-65页 |
| ·标准单元设计方法 | 第49-53页 |
| ·标准单元4-2压缩器的全定制设计 | 第53-63页 |
| ·部分积累加全定制设计 | 第63-65页 |
| ·高扇入逻辑的全定制设计 | 第65-76页 |
| ·高扇入逻辑的实现结构 | 第65-72页 |
| ·高扇入逻辑的全定制设计 | 第72-76页 |
| ·本章小结 | 第76-77页 |
| 第五章 低延迟浮点乘加部件验证和逻辑综合 | 第77-84页 |
| ·浮点乘加部件的形式化验证 | 第77-79页 |
| ·浮点乘加部件的综合优化 | 第79-82页 |
| ·浮点乘加部件的综合结果 | 第82-83页 |
| ·本章小结 | 第83-84页 |
| 第六章 结束语 | 第84-86页 |
| ·全文工作总结 | 第84-85页 |
| ·未来工作展望 | 第85-86页 |
| 致谢 | 第86-88页 |
| 参考文献 | 第88-92页 |
| 作者在学期间取得的学术成果 | 第92-93页 |
| 作者在学期间参与的科研项目 | 第93页 |
