| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-9页 |
| ·研究背景 | 第7-8页 |
| ·论文的主要工作及其意义 | 第8-9页 |
| 第二章 现场可编程门阵列概述 | 第9-19页 |
| ·现场可编程门阵列概述 | 第9-11页 |
| ·FPGA 器件的基本结构 | 第11-14页 |
| ·Virtex 系列FPGA 的基本结构 | 第14-18页 |
| ·Virtex 系列FPGA 阵列结构 | 第14-15页 |
| ·可配置功能模块 | 第15-16页 |
| ·内部互连线资源 | 第16-17页 |
| ·输入输出模块 | 第17-18页 |
| ·小结 | 第18-19页 |
| 第三章 Virtex 系列FPGA 内部互连线结构 | 第19-33页 |
| ·互连线结构的种类 | 第19-20页 |
| ·互连线结构的优化过程 | 第20-26页 |
| ·互连线模型分析 | 第20-23页 |
| ·分割连线实验分析 | 第23-26页 |
| ·互连线结构 | 第26-29页 |
| ·短线结构 | 第26页 |
| ·可分割长线结构 | 第26-27页 |
| ·长线结构 | 第27-28页 |
| ·双线结构 | 第28-29页 |
| ·Virtex 系列FPGA 内部互连线模型 | 第29-30页 |
| ·单线的数学模型 | 第29-30页 |
| ·可分割长线和长线的数学模型 | 第30页 |
| ·小结 | 第30-33页 |
| 第四章 图论 | 第33-41页 |
| ·图的定义 | 第33-35页 |
| ·无向图与有向图 | 第33-35页 |
| ·度 | 第35页 |
| ·图的连通性 | 第35-37页 |
| ·通路 | 第35-36页 |
| ·连通性 | 第36-37页 |
| ·网络流 | 第37-39页 |
| ·最大流算法的数学模型 | 第37-38页 |
| ·Ford_Fulkerson 算法 | 第38-39页 |
| ·小结 | 第39-41页 |
| 第五章 互连线测试 | 第41-59页 |
| ·基本模型 | 第41-43页 |
| ·FPGA 模型 | 第41-42页 |
| ·故障模型 | 第42-43页 |
| ·待测试连线 | 第43-44页 |
| ·unbuffered WUT 和buffered WUT | 第43-44页 |
| ·利用buffered WUT 进行测试 | 第44页 |
| ·测试路径的选择 | 第44-46页 |
| ·基于方向的分解 | 第45-46页 |
| ·基于类型的分解 | 第46页 |
| ·最大流算法的应用 | 第46-51页 |
| ·1-1 匹配的可编程节点 | 第47-48页 |
| ·1-N 匹配的可编程节点 | 第48-51页 |
| ·测试的配置 | 第51-57页 |
| ·测试配置的最小化 | 第51-53页 |
| ·可测性的说明 | 第53-57页 |
| ·开路故障 | 第53-56页 |
| ·短路故障 | 第56-57页 |
| ·桥接故障 | 第57页 |
| ·小结 | 第57-59页 |
| 第六章 测试路径 | 第59-95页 |
| ·1-1 匹配的待测试连线路径 | 第59-74页 |
| ·水平方向上的待测试连线路径 | 第60-61页 |
| ·竖直方向上的待测试连线路径 | 第61-63页 |
| ·左对角线方向上的待测试连线路径 | 第63-68页 |
| ·右对角线方向上的待测试连线路径 | 第68-74页 |
| ·1-N 匹配的待测试连线路径 | 第74-92页 |
| ·测试结果 | 第92-93页 |
| ·小结 | 第93-95页 |
| 第七章 结束语 | 第95-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-100页 |
| 研究成果 | 第100-101页 |