| 摘要 | 第1-6页 |
| 英文摘要 | 第6-13页 |
| 第一章 绪论 | 第13-22页 |
| ·研究背景及意义 | 第13页 |
| ·存储器简介 | 第13-19页 |
| ·DDR、DDR2与DDR3 SDRAM | 第14-16页 |
| ·QDR、QDRⅡ与QDRⅡ+SRAM | 第16-19页 |
| ·QDRⅡ与QDRⅡ+SRAM控制器的特点 | 第19页 |
| ·本课题的内容和意义 | 第19-20页 |
| ·论文结构 | 第20-22页 |
| 第二章 QDRⅡ与QDRⅡ+SRAM简介 | 第22-29页 |
| ·QDRⅡ与QDRⅡ+SRAM基本结构 | 第23-24页 |
| ·QDRⅡ与QDRⅡ+SRAM外部管脚介绍 | 第24-26页 |
| ·时钟管脚 | 第24-25页 |
| ·命令管脚 | 第25页 |
| ·地址管脚 | 第25页 |
| ·数据与QVLD管脚 | 第25-26页 |
| ·QDRⅡ与QDRⅡ+SRAM的读写操作原理 | 第26-29页 |
| 第三章 QDRⅡ与QDRⅡ+SRAM控制器 | 第29-43页 |
| ·QDRⅡ与QDRⅡ+SRAM控制器整体构架 | 第29-30页 |
| ·QDRⅡ与QDRⅡ+SRAM控制器读/写状态转移图 | 第30-32页 |
| ·Avalon-MM与存储芯片的数据长度 | 第32-33页 |
| ·Avalon-MM读/写从端口 | 第33-37页 |
| ·Avalon-MM接口 | 第33-35页 |
| ·突发传输模式的Avalon-MM从端口读/写操作 | 第35-37页 |
| ·AFI接口 | 第37页 |
| ·控制器的设计 | 第37-41页 |
| ·控制器主状态机 | 第37-38页 |
| ·控制器的读/写通路状态机 | 第38-39页 |
| ·Avalon端口算法 | 第39-40页 |
| ·AFI端口算法 | 第40-41页 |
| ·延迟 | 第41-43页 |
| 第四章 QDRⅡ与QDRⅡ+SRAM控制器的仿真 | 第43-67页 |
| ·控制器与Altera数字UniPHY的接口设计 | 第43页 |
| ·UniPHY的结构 | 第43-50页 |
| ·时钟和复位管理 | 第44-45页 |
| ·地址与指令通路 | 第45-47页 |
| ·写数据通路 | 第47-48页 |
| ·读数据通路 | 第48-49页 |
| ·自校准控制 | 第49-50页 |
| ·UniPHY的接口 | 第50-57页 |
| ·UniPHY的时钟和复位接口 | 第51-52页 |
| ·UniPHY-控制器接口 | 第52-56页 |
| ·UniPHY-QDRⅡ/+接口 | 第56-57页 |
| ·QDRⅡ与QDRⅡ+SRAM控制器IP的RTL级仿真 | 第57-61页 |
| ·仿真平台的搭建 | 第57-58页 |
| ·测试激励 | 第58-61页 |
| ·仿真结果 | 第61-67页 |
| ·参数配置 | 第61-62页 |
| ·测试激励模块信号 | 第62页 |
| ·时钟和复位信号 | 第62-64页 |
| ·数据读/写操作 | 第64-67页 |
| 第五章 总结和展望 | 第67-69页 |
| ·论文内容总结 | 第67页 |
| ·进一步工作展望 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71-72页 |
