| 摘要 | 第1-5页 |
| ABSTRACT | 第5-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题来源及意义 | 第12-14页 |
| ·研究现状及研究意义 | 第14-16页 |
| ·研究现状 | 第14-15页 |
| ·研究意义 | 第15-16页 |
| ·课题研究内容 | 第16-17页 |
| ·本论文的安排 | 第17-18页 |
| 第二章 可重构计算介绍 | 第18-30页 |
| ·可重构计算概述 | 第18-23页 |
| ·编程技术 | 第19-21页 |
| ·基于FPGA的可重构技术 | 第21-23页 |
| ·FPGA简介 | 第21页 |
| ·FPGA的基本结构 | 第21-22页 |
| ·FPGA动态可重构技术 | 第22-23页 |
| ·可重构计算系统的基本结构及分类 | 第23-29页 |
| ·可重构系统的基本结构 | 第23-26页 |
| ·可重构系统的分类 | 第26-28页 |
| ·按重构发生的时间分类 | 第26-27页 |
| ·按可重构单元颗粒度分类 | 第27页 |
| ·按可重构单元的配置方式分类 | 第27-28页 |
| ·可重构技术的应用 | 第28-29页 |
| ·通信与信号处理 | 第28页 |
| ·容错系统 | 第28-29页 |
| ·自适应进化电路 | 第29页 |
| ·可重构计算 | 第29页 |
| ·本章小结 | 第29-30页 |
| 第三章 流水线可重构体系结构研究 | 第30-42页 |
| ·流水线可重构体系结构 | 第30-36页 |
| ·部分可重构瓶颈 | 第30页 |
| ·流水线重构系统对重构时隙的解决方法 | 第30-33页 |
| ·PipeRench | 第33-36页 |
| ·流水线可重构系统函数级设计方法研究 | 第36-41页 |
| ·流水线可重构结构的函数级原型 | 第36-39页 |
| ·流水线状态输入 | 第39-41页 |
| ·函数级原型设计方法 | 第41页 |
| ·本章小结 | 第41-42页 |
| 第四章 AES加/解密算法原理 | 第42-56页 |
| ·数学基础 | 第42-44页 |
| ·字节运算 | 第42-43页 |
| ·四字节运算 | 第43-44页 |
| ·AES算法描述 | 第44-55页 |
| ·加/解密的输入输出 | 第44-46页 |
| ·基本结构 | 第46-48页 |
| ·轮变换 | 第48-53页 |
| ·S盒变换 | 第48-51页 |
| ·行变换 | 第51-52页 |
| ·列变换 | 第52-53页 |
| ·轮密钥异或 | 第53页 |
| ·密钥扩展 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 流水线可重构AES加/解密设计 | 第56-82页 |
| ·AES算法部分可重构性分析 | 第56-58页 |
| ·动态可重构基本设计方法介绍 | 第58-60页 |
| ·AES算法流水线结构设计 | 第60-63页 |
| ·系统功能种类设计 | 第63-64页 |
| ·流水级模块化设计 | 第64-70页 |
| ·密钥异扩展模块 | 第64-66页 |
| ·轮变换模块 | 第66-68页 |
| ·列变换模块 | 第68-70页 |
| ·流水级状态输入设计 | 第70-73页 |
| ·总线宏的设计 | 第73-75页 |
| ·初始化预算 | 第75-77页 |
| ·模块实现 | 第77-80页 |
| ·整合编译 | 第80-81页 |
| ·本章小结 | 第81-82页 |
| 第六章 设计验证 | 第82-89页 |
| ·验证平台 | 第82-85页 |
| ·XilinxVirtex-II Pro FPGA 结构 | 第82-83页 |
| ·Xilinx Virtex-II Pro FPGA 配置方式 | 第83-84页 |
| ·XUP Virtex-II Pro开发系统 | 第84-85页 |
| ·设计实现过程中遇到的问题 | 第85-87页 |
| ·FPGA 验证 | 第87-88页 |
| ·本章小结 | 第88-89页 |
| 第七章 结束语 | 第89-91页 |
| ·总结 | 第89页 |
| ·展望 | 第89-91页 |
| 致谢 | 第91-92页 |
| 参考文献 | 第92-95页 |
| 个人简历 | 第95-96页 |
| 攻读硕士学位期间的研究成果 | 第96-97页 |