应用于FPGA芯片IO的延时管理模块的设计和实现
| 目录 | 第2-4页 |
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 引言 | 第6-15页 |
| 1.1 论文的研究背景 | 第6-8页 |
| 1.2 国内外研究进展 | 第8-12页 |
| 1.3 论文研究的目的和意义 | 第12-13页 |
| 1.4 本论文的主要工作 | 第13页 |
| 1.5 本论文的主要内容和章节结构 | 第13-15页 |
| 第二章 延时管理模块的基本原理 | 第15-21页 |
| 2.1 延时调节的实现方式 | 第15-17页 |
| 2.1.1 连续可调的延时调节方式 | 第15-16页 |
| 2.1.2 量化可调的延时调节方式 | 第16-17页 |
| 2.1.3 两种调节方式的比较和存在的问题 | 第17页 |
| 2.2 延时管理模块的结构 | 第17-18页 |
| 2.3 延时链的设计 | 第18-19页 |
| 2.4 恒值控制系统 | 第19-20页 |
| 2.5 小结 | 第20-21页 |
| 第三章 PLL和DLL的基本原理 | 第21-30页 |
| 3.1 PLL和DLL的基本原理 | 第21-28页 |
| 3.1.1 PLL的基本原理 | 第21-26页 |
| 3.1.2 DLL的基本原理 | 第26-28页 |
| 3.2 PLL和DLL的特性对比 | 第28-29页 |
| 3.3 小结 | 第29-30页 |
| 第四章 DLL的数字化以及存在的问题 | 第30-38页 |
| 4.1 模拟DLL发展的局限 | 第30-34页 |
| 4.1.1 纳米工艺的挑战 | 第30-32页 |
| 4.1.2 模拟DLL的非理想效应 | 第32-33页 |
| 4.1.3 DLL的死锁和假锁问题 | 第33-34页 |
| 4.2 DLL的数字化 | 第34-37页 |
| 4.2.1 数字DLL的原理 | 第34-36页 |
| 4.2.2 DDLL与模拟DLL的主要区别 | 第36-37页 |
| 4.3 小结 | 第37-38页 |
| 第五章 FPGA中IO可编程延时管理模块的设计 | 第38-67页 |
| 5.1 可编程延时管理模块的系统设计 | 第38-40页 |
| 5.2 DDLL的设计 | 第40-65页 |
| 5.2.1 过采样量化器 | 第43-49页 |
| 5.2.2 DCDL的设计 | 第49-51页 |
| 5.2.3 延时单元的设计 | 第51-53页 |
| 5.2.4 DAC的设计 | 第53-62页 |
| 5.2.5 LPF的设计 | 第62-65页 |
| 5.3 小结 | 第65-67页 |
| 第六章 版图设计与后仿结果 | 第67-75页 |
| 6.1 版图设计 | 第67-68页 |
| 6.2 DDLL锁定仿真 | 第68-69页 |
| 6.3 DAC静态性能测试 | 第69-71页 |
| 6.4 延时链的仿真 | 第71-73页 |
| 6.5 Jitter的评估 | 第73-74页 |
| 6.6 小结 | 第74-75页 |
| 第七章 总结与展望 | 第75-77页 |
| 7.1 总结 | 第75-76页 |
| 7.2 展望 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 攻读学位期间论文发表情况 | 第79-80页 |
| 致谢 | 第80-81页 |
