| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 模数转换器的研究背景及意义 | 第10页 |
| 1.2 国内外的发展状况 | 第10-12页 |
| 1.3 发展前景 | 第12页 |
| 1.4 论文的主要工作和结构 | 第12-14页 |
| 第2章 Pipelined ADC工作原理 | 第14-33页 |
| 2.1 Pipelined ADC系统架构 | 第14-16页 |
| 2.2 ADC的主要性能指标 | 第16-18页 |
| 2.2.1 DNL微分非线性 | 第16页 |
| 2.2.2 INL积分非线性 | 第16-17页 |
| 2.2.3 SNDR信噪失真比 | 第17页 |
| 2.2.4 SNR信噪比 | 第17页 |
| 2.2.5 ENOB模数转换器的有效位数 | 第17-18页 |
| 2.2.6 SFDR无杂散动态范围 | 第18页 |
| 2.2.7 THD总谐波失真 | 第18页 |
| 2.3 Pipelined ADC各电路模块分析 | 第18-33页 |
| 2.3.1 两相不交叠时钟产生电路 | 第18-19页 |
| 2.3.2 比较器及锁存器结构 | 第19-22页 |
| 2.3.3 MDAC的电路结构 | 第22-31页 |
| 2.3.4 2bit Flash ADC的电路结构 | 第31-32页 |
| 2.3.5 数字误差校正电路结构 | 第32-33页 |
| 第3章 Pipelined ADC的电路实现 | 第33-48页 |
| 3.1 两相不交叠时钟产生电路实现 | 第33-35页 |
| 3.2 Sub ADC的电路实现 | 第35-41页 |
| 3.2.1 高速比较器电路的设计 | 第36-37页 |
| 3.2.2 编码器电路设计 | 第37-38页 |
| 3.2.3 译码器电路设计 | 第38-40页 |
| 3.2.4 温度码转二进制码电路设计 | 第40-41页 |
| 3.3 Sub DAC电路设计 | 第41-42页 |
| 3.4 余量增益电路设计 | 第42页 |
| 3.5 2bit Flash ADC（STAGE7）结构 | 第42-44页 |
| 3.6 Time Align & Digital Correction电路设计 | 第44-47页 |
| 3.7 Pipelined ADC整体电路的前仿真结果 | 第47-48页 |
| 第4章 版图设计与仿真 | 第48-51页 |
| 4.1 版图设计及布局 | 第48-49页 |
| 4.2 后仿真结果 | 第49-51页 |
| 第5章 工作总结与展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 作者简介及科研成果 | 第55-56页 |
| 致谢 | 第56页 |
