致谢 | 第5-7页 |
摘要 | 第7-9页 |
Abstract | 第9-10页 |
缩略词表 | 第11-16页 |
1 绪论 | 第16-32页 |
1.1 课题背景与意义 | 第16-18页 |
1.2 国内外发展状况 | 第18-20页 |
1.3 列车运行控制系统介绍 | 第20-21页 |
1.4 应答器系统介绍 | 第21-24页 |
1.5 应答器系统中涉及到的数字通信方式介绍 | 第24-29页 |
1.5.1 FSK信号 | 第24-27页 |
1.5.2 ASK信号 | 第27-28页 |
1.5.3 PSK信号 | 第28-29页 |
1.6 本论文主要工作 | 第29-30页 |
1.7 论文组织结构 | 第30-32页 |
2 数字集成电路可靠性及相关技术研究 | 第32-46页 |
2.1 可靠性概述 | 第32-33页 |
2.2 软错误 | 第33-38页 |
2.2.1 单粒子效应机理 | 第34-35页 |
2.2.2 地面单粒子来源 | 第35页 |
2.2.3 单粒子效应逻辑模型 | 第35-37页 |
2.2.4 单粒子效应加固 | 第37-38页 |
2.3 老化 | 第38-43页 |
2.3.1 NBTI效应机理 | 第38-40页 |
2.3.2 NBTI衰退模型 | 第40-42页 |
2.3.3 老化加固技术 | 第42-43页 |
2.4 三模冗余(TMR)介绍 | 第43-45页 |
2.5 本章小结 | 第45-46页 |
3 高性能抗干扰技术在读写器逻辑控制专用芯片设计中的应用研究 | 第46-64页 |
3.1 读写器系统方案 | 第46-48页 |
3.2 读写器逻辑控制功能介绍 | 第48-50页 |
3.3 逻辑控制各子模块设计研究 | 第50-61页 |
3.3.1 一种高性能抗干扰新型全数字FSK类相干解调算法的提出 | 第50-57页 |
3.3.2 RS232接口设计 | 第57-59页 |
3.3.3 DBPL编码 | 第59-61页 |
3.4 读写器逻辑控制专用芯片版图设计与实现 | 第61-63页 |
3.5 本章小结 | 第63-64页 |
4 低功耗与高可靠性技术在应答器逻辑控制专用芯片中的应用研究 | 第64-95页 |
4.1 应答器系统方案 | 第64-67页 |
4.2 应答器逻辑控制实现方案 | 第67-69页 |
4.3 逻辑控制各子模块设计研究 | 第69-76页 |
4.3.1 动态分频模块 | 第69-70页 |
4.3.2 读写控制模块 | 第70-72页 |
4.3.3 低速DBPL解码时钟和写数据时钟产生模块 | 第72-73页 |
4.3.4 低速DBPL解码及核对模块 | 第73页 |
4.3.5 FIFO数据缓冲器模块 | 第73-74页 |
4.3.6 基于CPLD的硬件验证 | 第74-76页 |
4.4 自刷新三模冗余(TMR)技术研究 | 第76-78页 |
4.5 多数表决器 | 第78-86页 |
4.5.1 现有多数表决器 | 第78-80页 |
4.5.2 一种新型低功耗双模表决器DMV的结构设计 | 第80-83页 |
4.5.3 一种基于XOR和MUX的新型多数表决器的电路设计 | 第83-86页 |
4.6 低功耗高可靠性应答器逻辑控制专用芯片的设计研究 | 第86-92页 |
4.6.1 全芯片TMR方案 | 第86-87页 |
4.6.2 DMV标准单元特征化 | 第87-90页 |
4.6.3 芯片功耗分析 | 第90-92页 |
4.7 应答器TMR逻辑控制专用专用芯片版图设计与实现 | 第92-93页 |
4.8 本章小结 | 第93-95页 |
5 芯片测试 | 第95-113页 |
5.1 读写器逻辑控制专用芯片测试 | 第95-102页 |
5.1.1 读写器逻辑控制专用芯片封装及管脚说明 | 第95页 |
5.1.2 读写器逻辑控制专用芯片测试方案 | 第95-98页 |
5.1.3 读写器逻辑控制专用芯片测试结果 | 第98-102页 |
5.2 应答器TMR逻辑控制专用芯片测试 | 第102-111页 |
5.2.1 应答器TMR逻辑控制专用芯片封装及管脚说明 | 第103页 |
5.2.2 应答器TMR逻辑控制专用芯片测试方案 | 第103-105页 |
5.2.3 应答器TMR逻辑控制专用芯片测试结果 | 第105-111页 |
5.3 本章小结 | 第111-113页 |
6 结论与展望 | 第113-118页 |
6.1 结论 | 第113-115页 |
6.2 展望 | 第115-118页 |
参考文献 | 第118-132页 |
作者简历及在学期间所取得的主要科研成果 | 第132-133页 |