| 中文摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题研究背景与目的意义 | 第10页 |
| 1.2 国内外同类课题研究现状及发展趋势 | 第10-12页 |
| 1.3 本文主要研究内容 | 第12页 |
| 1.4 本文的结构安排 | 第12-14页 |
| 第2章 AES算法理论基础及研究 | 第14-32页 |
| 2.1 分组密码概述 | 第14页 |
| 2.2 AES算法概述 | 第14-15页 |
| 2.3 AES算法数学基础 | 第15-20页 |
| 2.3.1 有限域 | 第16-18页 |
| 2.3.2 有限域上的多项式 | 第18-20页 |
| 2.4 AES算法原理及算法分析 | 第20-31页 |
| 2.4.1 字节替换（SubBytes） | 第23-26页 |
| 2.4.2 行位移变换（ShiftRows） | 第26-27页 |
| 2.4.3 列混合变换（MixColumns） | 第27-29页 |
| 2.4.4 密钥加变换（AddRoundKey） | 第29页 |
| 2.4.5 密钥扩展（ExpandedKey） | 第29-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第3章 基于FPGA的加密算法的研究与实现 | 第32-59页 |
| 3.1 AES算法的总体结构设计 | 第32-34页 |
| 3.2 AES加密算法子模块的研究与验证 | 第34-39页 |
| 3.2.1 字节替换模块研究及验证 | 第35-36页 |
| 3.2.2 Rcon模块的研究及验证 | 第36-37页 |
| 3.2.3 密钥加模块的研究及验证 | 第37页 |
| 3.2.4 密钥扩展模块的研究及验证 | 第37-39页 |
| 3.3 AES加密算法的总体设计 | 第39-41页 |
| 3.3.1 加密算法的FPGA实现 | 第39-40页 |
| 3.3.2 解密算法的FPGA实现 | 第40-41页 |
| 3.4 序列密码概述 | 第41-49页 |
| 3.4.1 线性反馈移位寄存器 | 第42-43页 |
| 3.4.2 m序列及其基本性质 | 第43-49页 |
| 3.5 A5/1 加密算法的总体结构研究 | 第49-57页 |
| 3.5.1 A5/1 加密算法原理 | 第49-52页 |
| 3.5.2 m序列的VHDL语言设计 | 第52-54页 |
| 3.5.3 时控发生器的VHDL语言设计 | 第54-55页 |
| 3.5.4 异或模块设计 | 第55-56页 |
| 3.5.5 A5/1 的总体设计 | 第56-57页 |
| 3.6 本章小结 | 第57-59页 |
| 第4章 加密算法的仿真与综合 | 第59-76页 |
| 4.1 加密算法的功能仿真 | 第59-66页 |
| 4.1.1 AES加密算法功能仿真 | 第59-60页 |
| 4.1.2 128bit解密算法的功能仿真 | 第60-61页 |
| 4.1.3 AES加密系统的性能分析 | 第61-63页 |
| 4.1.4 A5/1 加密算法的功能仿真 | 第63-64页 |
| 4.1.5 A5/1 加密系统的性能分析 | 第64-66页 |
| 4.2 AES加密算法与A5/1 加密算法的综合结果分析 | 第66-74页 |
| 4.2.1 FIFO缓存器的设计与仿真 | 第66-68页 |
| 4.2.2 AES算法和A5/1 算法加密 1280bit数据时的分析与比较 | 第68-74页 |
| 4.3 本章小结 | 第74-76页 |
| 第5章 加密系统硬件设计与实现 | 第76-86页 |
| 5.1 硬件平台介绍 | 第76-77页 |
| 5.2 基于FPGA的加密系统硬件设计 | 第77-82页 |
| 5.2.1 电源电路的设计 | 第77-78页 |
| 5.2.2 AS模块电路的设计 | 第78-80页 |
| 5.2.3 晶振模块电路设计 | 第80页 |
| 5.2.4 串.模块电路设计 | 第80-81页 |
| 5.2.5 扩展I/O .模块电路设计 | 第81-82页 |
| 5.3 基于FPGA加密系统PCB设计 | 第82-83页 |
| 5.4 系统测试 | 第83-85页 |
| 5.5 本章小节 | 第85-86页 |
| 结论 | 第86-88页 |
| 参考文献 | 第88-94页 |
| 致谢 | 第94-95页 |
| 攻读学位期间发表的学术论文 | 第95页 |