基于FPGA的卷积神经网络系统的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题背景与研究意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-14页 |
| 1.2.1 卷积神经网络 | 第10-11页 |
| 1.2.2 FPGA动态可重构技术 | 第11-14页 |
| 1.3 论文研究内容和组织结构 | 第14-16页 |
| 第2章 卷积神经网络的结构分析 | 第16-26页 |
| 2.1 卷积神经网络 | 第16-19页 |
| 2.1.1 卷积神经网络的计算模型 | 第16-18页 |
| 2.1.2 卷积神经网络的网络结构 | 第18页 |
| 2.1.3 激活函数 | 第18-19页 |
| 2.2 卷积神经网络的可重构性分析 | 第19-23页 |
| 2.2.1 可重构性分析 | 第19-21页 |
| 2.2.2 问题分析与解决方案 | 第21-23页 |
| 2.3 卷积神经网络的并行性分析 | 第23-25页 |
| 2.3.1 并行性分析 | 第23-25页 |
| 2.3.2 本文选择的并行性 | 第25页 |
| 2.4 本章小结 | 第25-26页 |
| 第3章 CNN可重构系统整体设计 | 第26-40页 |
| 3.1 MYNET算法 | 第26-28页 |
| 3.1.1 算法策略 | 第26-27页 |
| 3.1.2 算法的网络结构 | 第27-28页 |
| 3.2 系统的可重构模块划分 | 第28-29页 |
| 3.3 系统的可重构配置方案 | 第29-34页 |
| 3.3.1 FPGA的配置模式 | 第30-32页 |
| 3.3.2 系统的可重构方法 | 第32-33页 |
| 3.3.3 系统的可重构设计流程 | 第33-34页 |
| 3.4 计算单元设计 | 第34-38页 |
| 3.4.1 卷积计算子模块的设计 | 第34-37页 |
| 3.4.2 子采样计算子模块的设计 | 第37-38页 |
| 3.5 时序控制策略 | 第38-39页 |
| 3.6 本章小结 | 第39-40页 |
| 第4章 CNN基于FPGA的动态可重构系统的实现 | 第40-52页 |
| 4.1 系统的实验环境 | 第40-41页 |
| 4.1.1 硬件平台 | 第40-41页 |
| 4.1.2 软件开发工具 | 第41页 |
| 4.2 数据预处理模块的实现 | 第41-43页 |
| 4.3 系统的数据结构 | 第43页 |
| 4.4 卷积模块的实现 | 第43-46页 |
| 4.5 子采样模块的实现 | 第46-47页 |
| 4.6 输出模块的实现 | 第47-49页 |
| 4.7 系统实现 | 第49-51页 |
| 4.8 本章小结 | 第51-52页 |
| 第5章 系统测试与验证 | 第52-59页 |
| 5.1 MYNET算法性能测试 | 第52-53页 |
| 5.2 系统子模块功能能测试 | 第53-56页 |
| 5.2.1 卷积子模块测试 | 第53-54页 |
| 5.2.2 子采样子模块测试 | 第54-55页 |
| 5.2.3 输出子模块测试 | 第55-56页 |
| 5.3 系统功能测试 | 第56-58页 |
| 5.3.1 系统时序控制测试 | 第56-57页 |
| 5.3.2 系统整体功能测试 | 第57-58页 |
| 5.4 本章小结 | 第58-59页 |
| 结论 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第65-67页 |
| 致谢 | 第67-68页 |
| 简历 | 第68页 |
