| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题背景与意义 | 第9-10页 |
| 1.2 研究内容与设计指标 | 第10-11页 |
| 1.2.1 研究内容 | 第10页 |
| 1.2.2 设计指标 | 第10-11页 |
| 1.3 论文组织结构 | 第11-13页 |
| 第二章 AES算法研究和AHB总线简介 | 第13-27页 |
| 2.1 有限域GF(2~8)运算 | 第13-16页 |
| 2.1.1 有限域GF(2~8)定义 | 第13页 |
| 2.1.2 有限域GF(2~8)加法 | 第13页 |
| 2.1.3 有限域GF(2~8)乘法 | 第13-14页 |
| 2.1.4 有限域GF(2~8)x乘运算 | 第14-15页 |
| 2.1.5 有限域GF(2~8)字乘法运算 | 第15-16页 |
| 2.2 AES加密算法 | 第16-19页 |
| 2.2.1 SubBytes正向字节变换 | 第17-19页 |
| 2.2.2 ShiftRows正向行移位变换 | 第19页 |
| 2.2.3 MixColumn正向列混淆变换 | 第19页 |
| 2.2.4 AddRoundKey密钥加变换 | 第19页 |
| 2.3 等价解密算法 | 第19-22页 |
| 2.3.1 InvSubBytes逆向字节变换 | 第20-22页 |
| 2.3.2 InvShiftRows逆向行移位变换 | 第22页 |
| 2.3.3 InvMixColumn逆向列混淆变换 | 第22页 |
| 2.4 密钥扩展及分配 | 第22-24页 |
| 2.5 AHB总线接口 | 第24-26页 |
| 2.5.1 AHB总线系统互联结构 | 第24-25页 |
| 2.5.2 AHB基本传输操作 | 第25-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第三章 需求分析与方案制定 | 第27-35页 |
| 3.1 设计需求 | 第27页 |
| 3.2 设计方案的选择 | 第27-29页 |
| 3.3 总体结构 | 第29-33页 |
| 3.3.1 模块功能说明 | 第29-30页 |
| 3.3.2 接口信号描述 | 第30页 |
| 3.3.3 寄存器定义 | 第30-33页 |
| 3.4 本章小结 | 第33-35页 |
| 第四章 AES算法IP核设计 | 第35-59页 |
| 4.1 AHB总线接口模块设计 | 第35-36页 |
| 4.1.1 AHB总线接口模块结构 | 第35页 |
| 4.1.2 逻辑功能实现分析 | 第35-36页 |
| 4.2 数据通路模块设计 | 第36-40页 |
| 4.2.1 数据通路模块整体结构 | 第37-38页 |
| 4.2.2 数据存储模块设计 | 第38-39页 |
| 4.2.3 列混淆变换模块设计 | 第39-40页 |
| 4.3 密钥通路模块设计 | 第40-44页 |
| 4.3.1 密钥扩展方法 | 第40-41页 |
| 4.3.2 密钥扩展模块结构 | 第41-42页 |
| 4.3.3 密钥存储模块设计 | 第42-43页 |
| 4.3.4 轮常量Rcon模块设计 | 第43-44页 |
| 4.4 字代换模块设计 | 第44-45页 |
| 4.4.1 字代换模块结构 | 第44页 |
| 4.4.2 字节代换模块设计 | 第44-45页 |
| 4.5 状态机控制模块设计 | 第45-57页 |
| 4.5.1 控制信号说明 | 第45-46页 |
| 4.5.2 加解密流程分析 | 第46-51页 |
| 4.5.3 控制信号的产生 | 第51-53页 |
| 4.5.4 控制信号产生逻辑优化 | 第53-55页 |
| 4.5.5 状态机编码及状态跳转 | 第55-57页 |
| 4.5.6 操作模式可配置的实现 | 第57页 |
| 4.6 本章小结 | 第57-59页 |
| 第五章 AES算法P核验证及结果分析 | 第59-75页 |
| 5.1 功能验证 | 第59-67页 |
| 5.1.1 正向和逆向sbox盒功能验证 | 第59页 |
| 5.1.2 AHB总线数据传输功能验证 | 第59-60页 |
| 5.1.3 控制位FC功能验证 | 第60-61页 |
| 5.1.4 控制位TC功能验证 | 第61页 |
| 5.1.5 控制位AC功能验证 | 第61-62页 |
| 5.1.6 AES-128加解密功能验证 | 第62-63页 |
| 5.1.7 AES-192加解密功能验证 | 第63-65页 |
| 5.1.8 AES-256加解密功能验证 | 第65-67页 |
| 5.2 FPGA综合与实现 | 第67-69页 |
| 5.3 FPGA板级验证 | 第69-71页 |
| 5.4 Design Complier逻辑综合与时序验证 | 第71-72页 |
| 5.5 设计指标和验证结果对比 | 第72-73页 |
| 5.6 结果分析与比较 | 第73-74页 |
| 5.7 本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 总结 | 第75-76页 |
| 6.2 展望 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 致谢 | 第79-81页 |
| 攻读硕士学位期间发表的论文 | 第81页 |
