| 摘要 | 第1-4页 |
| Abstract | 第4-9页 |
| 第一章 绪论 | 第9-15页 |
| ·课题背景与意义 | 第9页 |
| ·视频编码标准的发展 | 第9-11页 |
| ·H.261标准 | 第9-10页 |
| ·H.263标准 | 第10页 |
| ·MPEG-1标准 | 第10页 |
| ·MPEG-2标准 | 第10-11页 |
| ·MPEG-4标准 | 第11页 |
| ·H.264标准 | 第11页 |
| ·H.264视频解码芯片的研发现状 | 第11-12页 |
| ·H.264视频解码芯片的实现平台 | 第12-13页 |
| ·本论文的内容组织 | 第13-15页 |
| 第二章 H.264视频编解码标准及MPEG-2系统层 | 第15-27页 |
| ·H.264视频编解码标准 | 第15-20页 |
| ·H.264的结构 | 第15-18页 |
| ·网络抽象层 | 第18页 |
| ·熵编码 | 第18页 |
| ·整数变换与量化 | 第18-19页 |
| ·帧内预测 | 第19页 |
| ·帧间预测 | 第19-20页 |
| ·去方块滤波 | 第20页 |
| ·MPEG-2系统层 | 第20-26页 |
| ·MPEG-TS传送流语法 | 第21-22页 |
| ·分组基本流PES语法 | 第22-23页 |
| ·PSI语法 | 第23-26页 |
| ·小结 | 第26-27页 |
| 第三章 H.264音视频解码芯片设计与实现 | 第27-41页 |
| ·H.264音视频解码芯片的系统架构 | 第27页 |
| ·H.264音视频解码芯片的片上资源 | 第27-34页 |
| ·PowerPC440嵌入式处理器 | 第27-28页 |
| ·PCI主机接口模块 | 第28-30页 |
| ·SRAM控制器 | 第30页 |
| ·以太网接口 | 第30页 |
| ·DMA控制器 | 第30-31页 |
| ·中断控制器 | 第31-32页 |
| ·码流输入接口模块 | 第32-33页 |
| ·视频输出控制接口 | 第33-34页 |
| ·DDR2存储介质 | 第34页 |
| ·H.264视频解码的软硬件划分 | 第34-35页 |
| ·H.264视频解码核固件的实现框架 | 第35-38页 |
| ·视频解码中断服务主程序 | 第36-38页 |
| ·视频输出控制中断服务程序 | 第38页 |
| ·小结 | 第38-41页 |
| 第四章 H.264视频解码核固件关键技术研究 | 第41-61页 |
| ·H.264音视频解码芯片数据通路 | 第41-42页 |
| ·MPEG-TS解复用 | 第42-46页 |
| ·NAL单元解码 | 第46-48页 |
| ·NAL单元结构 | 第46-47页 |
| ·NAL单元解码过程 | 第47-48页 |
| ·解码图像缓冲区的设计 | 第48-53页 |
| ·最大解码缓冲区尺寸计算 | 第48-49页 |
| ·解码图像存储方式 | 第49-51页 |
| ·循环缓冲区机制 | 第51-53页 |
| ·解码图像缓冲区的管理 | 第53-58页 |
| ·参考图像序列标记 | 第54-55页 |
| ·参考图像队列初始化 | 第55-56页 |
| ·参考图像队列的重排序 | 第56-58页 |
| ·视频输出控制 | 第58-59页 |
| ·小结 | 第59-61页 |
| 第五章 H.264视频解码核FPGA原型验证 | 第61-69页 |
| ·软硬件协同验证技术 | 第61页 |
| ·FPGA原型验证平台设计 | 第61-62页 |
| ·FPGA平台的验证环境及相关工具 | 第62页 |
| ·FPGA验证平台搭建 | 第62页 |
| ·FPGA平台功能验证方案 | 第62-66页 |
| ·待验证视频格式及测试项 | 第62-65页 |
| ·FPGA平台功能验证方案 | 第65-66页 |
| ·H.264解码核视频质量的测试评估 | 第66-68页 |
| ·主观视频质量评定 | 第67页 |
| ·客观视频质量评定 | 第67-68页 |
| ·小结 | 第68-69页 |
| 总结与展望 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 攻读硕士学位期间的研究成果及参加的科研项目 | 第75-77页 |
| 致谢 | 第77页 |