| 第一章 绪论 | 第1-15页 |
| 1．1． 课题背景及研究目标 | 第11-12页 |
| 1．2． 论文的主要工作及创新点 | 第12-13页 |
| 1．3． 论文的安排 | 第13-15页 |
| 第二章 数字信号处理器发展 | 第15-27页 |
| 2．1． 数字信号处理 | 第15-16页 |
| 2．2． 数字信号处理器的发展 | 第16-26页 |
| 2．2．1． DSP处理器的特点 | 第17-21页 |
| 2．2．2． DSP处理器与通用处理器比较 | 第21-22页 |
| 2．2．3． DSP处理器的发展 | 第22-25页 |
| 2．2．4． DSP处理器的应用前景 | 第25-26页 |
| 2．3． 小结 | 第26-27页 |
| 第三章 NDSP25数字信号处理器芯片核 | 第27-46页 |
| 3．1． NDSP25芯片核概述 | 第27-28页 |
| 3．2． NDSP25芯片核设计 | 第28-43页 |
| 3．2．1． NDSP25芯片核设计方法 | 第30-32页 |
| 3．2．1．1 自顶向下的设计方法 | 第30页 |
| 3．2．1．2 NDSP25芯片核自顶向下设计 | 第30-32页 |
| 3．2．2． 数据通路设计 | 第32-39页 |
| 3．2．2．1． 算术逻辑单元CALU | 第32-35页 |
| 3．2．2．2． 饱和算术逻辑 | 第35-37页 |
| 3．2．2．3． 定点阵列乘法器单元 | 第37-38页 |
| 3．2．2．4． ARAU单元反向进位设计 | 第38-39页 |
| 3．2．3． 控制通路设计 | 第39-43页 |
| 3．2．3．1． NDSP25流水线 | 第39-41页 |
| 3．2．3．2． 流水线控制单元设计 | 第41-43页 |
| 3．3． 实现结果 | 第43-45页 |
| 3．4． 小结 | 第45-46页 |
| 第四章 NDSP25阵列乘法器研究与设计 | 第46-56页 |
| 4．1． 快速乘法器 | 第46-51页 |
| 4．1．1． 阵列乘法器 | 第47页 |
| 4．1．2． 线性阵列乘法器 | 第47-48页 |
| 4．1．3． Booth算法 | 第48-49页 |
| 4．1．4． 基于水平压缩矩阵的并行阵列乘法器 | 第49-51页 |
| 4．2． 改进的方案 | 第51-53页 |
| 4．2．1． 部分积生成阵列的改进 | 第51页 |
| 4．2．2． ROM单元在求和矩阵压缩中的应用 | 第51-52页 |
| 4．2．3． Wallace树结构 | 第52-53页 |
| 4．3． 乘法器设计结果 | 第53-55页 |
| 4．4． 小结 | 第55-56页 |
| 第五章 NDSP25芯片核可测性设计实现 | 第56-68页 |
| 5．1． 可测性设计 | 第56-59页 |
| 5．1．1． 扫描技术 | 第57-58页 |
| 5．1．2． 内建自测试技术 | 第58-59页 |
| 5．2． NDSP25可测性设计策略 | 第59-66页 |
| 5．2．1． 状态机PLA的自测试设计 | 第62-64页 |
| 5．2．2． 片上RAM的自测试设计 | 第64-65页 |
| 5．2．3． 可测性设计结果 | 第65-66页 |
| 5．3． 小结 | 第66-68页 |
| 第六章 先进DSP处理器结构 | 第68-77页 |
| 6．1． 当前DSP处理器体系结构 | 第68-76页 |
| 6．1．1． 传统数字信号处理器结构 | 第69-71页 |
| 6．1．2． 超长指令字（VLIW）体系结构 | 第71-74页 |
| 6．1．3． 超标量（Superscalar）体系结构 | 第74页 |
| 6．1．4． 单指令多数据SIMD数字信号处理器 | 第74-75页 |
| 6．1．5． 微处理器／DSP混合体系结构 | 第75-76页 |
| 6．2． 小结 | 第76-77页 |
| 第七章 超标量DSP处理器研究 | 第77-114页 |
| 7．1． 超标量体系结构基础 | 第77-89页 |
| 7．1．1． 超标量微处理器的结构 | 第78-80页 |
| 7．1．2． 超标量体系结构的性能分析 | 第80-81页 |
| 7．1．3． 超标量体系结构的相关问题 | 第81-83页 |
| 7．1．3．1． 数据相关 | 第82页 |
| 7．1．3．2． 控制相关 | 第82-83页 |
| 7．1．4． 解决数据相关的动态调度策略 | 第83-86页 |
| 7．1．4．1． Tomasulo算法 | 第83-85页 |
| 7．1．4．2． 记分牌方法 | 第85-86页 |
| 7．1．5． 动态转移预测 | 第86-88页 |
| 7．1．6． 重排序缓冲器机制 | 第88-89页 |
| 7．2． 超标量数字信号处理器SDSP研究 | 第89-110页 |
| 7．2．1． 指令发射调度策略 | 第89-95页 |
| 7．2．1．1． 设计空间概念 | 第90页 |
| 7．2．1．2． SDSP处理器指令发射的设计空间选择 | 第90-95页 |
| 7．2．2． SDSP超标量数字信号处理器的基本特点： | 第95-96页 |
| 7．2．3． SDSP处理器的指令集 | 第96-99页 |
| 7．2．4． SDSP数字信号处理器的体系结构组织 | 第99-101页 |
| 7．2．5． 指令单元 | 第101-104页 |
| 7．2．5．1． 程序计数器PC | 第102页 |
| 7．2．5．2． 动态分支转移预测 | 第102-104页 |
| 7．2．6． 流水线调度单元 | 第104-109页 |
| 7．2．6．1． 通用寄存器堆 | 第106-107页 |
| 7．2．6．2． 重排序缓冲器 | 第107-108页 |
| 7．2．6．3． 中央指令窗口 | 第108-109页 |
| 7．2．7 执行单元 | 第109-110页 |
| 7．3． 超标量数字信号处理器SDSP性能分析 | 第110-113页 |
| 7．3．1． 每周期的指令预取数 | 第110-111页 |
| 7．3．2． 指令转移预测目标缓冲器BTB | 第111-112页 |
| 7．3．3． 指令窗口的深度 | 第112-113页 |
| 7．4． 小结 | 第113-114页 |
| 第八章 可配置DSP片上系统平台 | 第114-133页 |
| 8．1． 数字信号处理系统的发展趋势 | 第114-117页 |
| 8．1．1． 通信用DSP芯片的发展 | 第115-117页 |
| 8．2． 传统实现方式对DSP应用发展的局限 | 第117-119页 |
| 8．2．1． ASIC专用集成电路 | 第117-118页 |
| 8．2．2． 通用微处理器 | 第118页 |
| 8．2．3． 通用数字信号处理器 | 第118-119页 |
| 8．3． 片上系统SOC技术 | 第119-121页 |
| 8．4． 可配置DSP片上系统平台 | 第121-131页 |
| 8．4．1． 可配置DSP片上系统平台结构 | 第123-126页 |
| 8．4．2． 嵌入式控制核 | 第126-127页 |
| 8．4．3． 嵌入式片上存储器 | 第127-128页 |
| 8．4．4． 可配置逻辑资源 | 第128-131页 |
| 8．5． 基于可配置DSP片上系统平台的应用系统设计方法 | 第131-132页 |
| 8．6． 小结 | 第132-133页 |
| 第九章 结论 | 第133-135页 |
| 致谢 | 第135-136页 |
| 参考文献 | 第136-139页 |
| 博士期间发表的论文和参加的工作 | 第139页 |
