| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 第一章 绪论 | 第8-10页 |
| ·课题来源 | 第8页 |
| ·研究背景 | 第8-9页 |
| ·论文结构 | 第9-10页 |
| 第二章 常用可测性设计方法概述 | 第10-19页 |
| ·测试的基本概念 | 第10-11页 |
| ·测试评判标准 | 第10页 |
| ·测试的重要性 | 第10-11页 |
| ·SOC 的测试 | 第11-18页 |
| ·数字逻辑IP 核的测试 | 第11-13页 |
| ·嵌入式存储器的测试 | 第13-16页 |
| ·UDL （User Defined Logic）部分电路的测试 | 第16页 |
| ·芯片测试结构的确定 | 第16-17页 |
| ·IDDQ 测试 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 DSP 芯片级测试控制体系设计 | 第19-37页 |
| ·IEEE 1149.1 标准体系 | 第19-23页 |
| ·测试存取通道 | 第19-20页 |
| ·TAP 控制器 | 第20-22页 |
| ·指令寄存器 | 第22-23页 |
| ·数据寄存器 | 第23页 |
| ·IEEE P1500 标准体系 | 第23-25页 |
| ·P1500 芯片级测试结构标准 | 第23-24页 |
| ·IEEE Pl500 测试外壳 | 第24-25页 |
| ·DSP 芯片级JTAG 测试控制结构的设计 | 第25-33页 |
| ·芯片级测试控制模块的实现 | 第25-29页 |
| ·测试指令寄存器的设计 | 第29-30页 |
| ·JTAG 指令译码逻辑设计 | 第30-32页 |
| ·测试数据寄存器组设计 | 第32-33页 |
| ·DSP 芯片级测试扫描链路设计与层次化挂接策略 | 第33-35页 |
| ·本章小结 | 第35-37页 |
| 第四章 内核CPU 扫描设计 | 第37-51页 |
| ·扫描策略的选定 | 第37-40页 |
| ·全扫描测试与部分扫描测试 | 第37-38页 |
| ·扫描结构 | 第38-40页 |
| ·CPU 核内部多扫描链的构造 | 第40-41页 |
| ·DFT Compiler 实现内部扫描插入 | 第41-48页 |
| ·扫描寄存器替换时机的选择 | 第41-43页 |
| ·Top-down 和Bottom-up 扫描插入方式的选择 | 第43页 |
| ·设计中应遵循的规则 | 第43-48页 |
| ·TetraMAX 工具自动生成固定型故障测试向量 | 第48页 |
| ·扫描电路的测试 | 第48-49页 |
| ·扫描的物理设计与时序验证 | 第49页 |
| ·本章小结 | 第49-51页 |
| 第五章 嵌入式存储器SRAM 的可测性设计 | 第51-66页 |
| ·测试方法选择 | 第51-54页 |
| ·伪随机测试 | 第51-52页 |
| ·算法功能测试 | 第52-53页 |
| ·March C 的实现 | 第53-54页 |
| ·SRAM 的故障模型 | 第54-58页 |
| ·存储单元的故障模式 | 第55-57页 |
| ·译码器逻辑的故障模型 | 第57页 |
| ·读写逻辑 | 第57-58页 |
| ·SDRAM 的测试设计 | 第58-65页 |
| ·BIST 控制器 | 第58-61页 |
| ·地址生成器 | 第61-64页 |
| ·数据发生器电路 | 第64页 |
| ·响应比较器 | 第64-65页 |
| ·小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-68页 |
| ·总结 | 第66页 |
| ·展望 | 第66-68页 |
| ·今后的工作展望 | 第66-67页 |
| ·可测性设计的未来 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-71页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第71页 |
