| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第一章 绪论 | 第13-16页 |
| ·选题依据和研究意义 | 第13-14页 |
| ·VITERBI 译码器国内外研究现状 | 第14页 |
| ·本文主要工作及结构安排 | 第14-16页 |
| 第二章 卷积码及VITERBI 译码算法 | 第16-32页 |
| ·卷积码基础 | 第16-22页 |
| ·卷积码编码 | 第16页 |
| ·卷积码表示方法 | 第16-20页 |
| ·连接矢量表示 | 第17-18页 |
| ·连接多项式表示 | 第18页 |
| ·状态图表示 | 第18-19页 |
| ·网格图表示 | 第19-20页 |
| ·卷积码的距离特性 | 第20-22页 |
| ·VITERBI 译码算法 | 第22-32页 |
| ·最大似然译码 | 第22-24页 |
| ·硬判决和软判决 | 第24-25页 |
| ·Viterbi 算法 | 第25-29页 |
| ·Viterbi 算法性能 | 第29-32页 |
| ·BSC 情况下的Viterbi 译码算法的性能 | 第29-30页 |
| ·AWGN 中Viterbi 译码算法的性能 | 第30-32页 |
| 第三章 VITERBI 译码器核心模块及其电路实现算法 | 第32-42页 |
| ·VITERBI 译码器基本结构 | 第32页 |
| ·分支度量计算模块 | 第32-33页 |
| ·加比选模块 | 第33-36页 |
| ·幸存路径管理模块 | 第36-42页 |
| ·截短Viterbi 译码 | 第36-37页 |
| ·幸存路径管理算法 | 第37-42页 |
| ·寄存器交换算法 | 第38-39页 |
| ·回溯算法 | 第39-42页 |
| 第四章 VITERBI 译码器的FPGA 实现 | 第42-57页 |
| ·(2,1,7)卷积码VITERBI 译码器的FPGA 实现 | 第42-55页 |
| ·(2,1,7)卷积码Viterbi 译码器总体设计 | 第42-43页 |
| ·分支度量计算模块设计 | 第43-45页 |
| ·加比选模块设计 | 第45-48页 |
| ·幸存路径管理模块设计 | 第48-52页 |
| ·控制模块设计 | 第52-54页 |
| ·存储单元设计 | 第54-55页 |
| ·参数化VITERBI 译码器实现 | 第55-57页 |
| 第五章 VITERBI 译码器的验证、测试与性能分析 | 第57-67页 |
| ·VITERBI 译码器测试方案 | 第57-58页 |
| ·VITERBI 译码器的仿真验证 | 第58-60页 |
| ·VITERBI 译码器的硬件测试 | 第60-64页 |
| ·VITERBI 译码器性能分析 | 第64-67页 |
| ·FPGA 设计性能 | 第64-65页 |
| ·Viterbi 译码器译码性能 | 第65-67页 |
| 第六章 结论 | 第67-69页 |
| ·本文总结 | 第67-68页 |
| ·未来研究方向 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 攻读硕士学位期间的科研成果 | 第73-74页 |
