时序驱动的FPGA布局算法研究
| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第一章 绪论 | 第9-19页 |
| 1.1 课题来源 | 第9页 |
| 1.2 研究背景及意义 | 第9-10页 |
| 1.3 研究现状 | 第10-16页 |
| 1.3.1 FPGA的结构 | 第10-13页 |
| 1.3.2 FPGA设计流程 | 第13-15页 |
| 1.3.3 FPGA布局算法研究现状 | 第15-16页 |
| 1.4 本文主要研究内容 | 第16-17页 |
| 1.5 论文组织架构 | 第17-19页 |
| 第二章 FPGA布局算法分析 | 第19-28页 |
| 2.1 FPGA布局问题描述 | 第19-20页 |
| 2.2 布局算法分析 | 第20-27页 |
| 2.2.1 基于模拟退火的布局算法 | 第20-22页 |
| 2.2.2 基于划分的布局算法 | 第22-24页 |
| 2.2.3 基于解析式的布局算法 | 第24-26页 |
| 2.2.4 布局算法的比较与分析 | 第26-27页 |
| 2.3 本章小结 | 第27-28页 |
| 第三章 时序驱动的FPGA布局算法研究 | 第28-50页 |
| 3.1 时序驱动及其实现 | 第28-37页 |
| 3.1.1 时序驱动与线长驱动的比较 | 第28-31页 |
| 3.1.2 静态时序分析 | 第31-33页 |
| 3.1.3 关键路径分析 | 第33-35页 |
| 3.1.4 时序约束的设计 | 第35-36页 |
| 3.1.5 时序优化的过程 | 第36-37页 |
| 3.2 时序驱动的FPGA全局布局 | 第37-47页 |
| 3.2.1 算法初始化 | 第37-39页 |
| 3.2.2 模块移动流 | 第39-41页 |
| 3.2.3 虚拟边界平滑移动 | 第41-43页 |
| 3.2.4 固定点的添加 | 第43-46页 |
| 3.2.5 时序的权重更新 | 第46-47页 |
| 3.3 时序驱动的FPGA局部布局 | 第47-49页 |
| 3.3.1 网表遍历 | 第47-48页 |
| 3.3.2 区域遍历 | 第48页 |
| 3.3.3 DRC判断 | 第48-49页 |
| 3.3.4 时序分析 | 第49页 |
| 3.4 本章小结 | 第49-50页 |
| 第四章 实验结果及分析 | 第50-60页 |
| 4.1 时序约束对布局结果中重叠数量的影响 | 第50-51页 |
| 4.2 时序约束对电路性能的影响 | 第51-54页 |
| 4.3 时序驱动的布局对电路性能的优化 | 第54页 |
| 4.4 时序驱动与线长驱动的布局结果比较 | 第54-58页 |
| 4.5 本章小结 | 第58-60页 |
| 第五章 总结与展望 | 第60-62页 |
| 5.1 总结 | 第60-61页 |
| 5.2 展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-66页 |
| 已申请国家发明专利列表 | 第66页 |
