基于FPGA的图像压缩系统研究
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-11页 |
| 1.1 研究背景 | 第9页 |
| 1.2 研究现状和研究意义 | 第9-10页 |
| 1.3 论文的内容和结构 | 第10-11页 |
| 第2章 SOPC 技术和开发平台 | 第11-15页 |
| 2.1 SOPC 技术 | 第11页 |
| 2.2 Avalon 总线 | 第11-12页 |
| 2.3 Nios II 处理器 | 第12-13页 |
| 2.4 DE2-70 开发平台 | 第13-15页 |
| 第3章 JPEG图像压缩技术 | 第15-19页 |
| 3.1 JPEG压缩标准简介 | 第15页 |
| 3.2 JPEG基本系统编码原理 | 第15-18页 |
| 3.2.1 色彩空间转换 | 第16-17页 |
| 3.2.2 离散余弦变换 | 第17页 |
| 3.2.3 量化 | 第17-18页 |
| 3.2.4 熵编码 | 第18页 |
| 3.3 JPEG文件格式 | 第18-19页 |
| 第4章 基于FPGA的图像压缩系统硬件设计与实现 | 第19-49页 |
| 4.1 图像采集模块 | 第20-27页 |
| 4.1.1 CMOS数字图像传感器 | 第20-21页 |
| 4.1.2 数字图像传感器配置模块 | 第21-23页 |
| 4.1.3 图像数据采集模块 | 第23-25页 |
| 4.1.4 图像格式转换模块 | 第25-27页 |
| 4.2 图像显示模块 | 第27-29页 |
| 4.3 SOPC 系统的构建 | 第29-32页 |
| 4.3.1 NIOS II 软核配置 | 第29-30页 |
| 4.3.2 SDRAM 控制器 | 第30页 |
| 4.3.3 PLL 锁相环 | 第30-31页 |
| 4.3.4 Flash 控制内核 | 第31页 |
| 4.3.5 定时器内核 | 第31页 |
| 4.3.6 JTAG_ UART | 第31-32页 |
| 4.3.7 SSRAM 控制器 | 第32页 |
| 4.3.8 Pipeline Bridge 总线 | 第32页 |
| 4.4 数据接口模块设计 | 第32-37页 |
| 4.4.1 视频采集主端口写传输模块 | 第32-34页 |
| 4.4.2 视频显示主端口流水线读传输模块 | 第34-37页 |
| 4.5 离散余弦变换 | 第37-44页 |
| 4.5.1 2-D DCT FPGA实现 | 第37-41页 |
| 4.5.1.1 一维DCT模块设计 | 第38-40页 |
| 4.5.1.2 串并转换模块的设计 | 第40页 |
| 4.5.1.3 并串转换模块的设计 | 第40-41页 |
| 4.5.1.4 矩阵转置的设计 | 第41页 |
| 4.5.2 试验结果及验证 | 第41-44页 |
| 4.6 自定义指令设计 | 第44-49页 |
| 4.6.1 色彩空间变换的扩展用户指令设计 | 第45-46页 |
| 4.6.2 有符号数的乘、加多周期用户指令 | 第46-49页 |
| 第5章 基于NIOS II系统软件设计与实现 | 第49-55页 |
| 5.1 图像压缩系统结构 | 第49页 |
| 5.2 软件设计 | 第49-52页 |
| 5.3 实验结果 | 第52-55页 |
| 第6章 总结和展望 | 第55-56页 |
| 参考文献 | 第56-58页 |
| 致谢 | 第58-59页 |
| 攻读学位期间发表论文情况 | 第59页 |
