| 表目录 | 第7-8页 |
| 图目录 | 第8-10页 |
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 研究背景 | 第12-13页 |
| 1.2 研究现状 | 第13-15页 |
| 1.3 研究意义和主要工作 | 第15-16页 |
| 1.3.1 课题研究的意义 | 第15页 |
| 1.3.2 论文的主要工作 | 第15-16页 |
| 1.4 论文结构安排 | 第16-17页 |
| 第二章 X86 仿真技术研究 | 第17-26页 |
| 2.1 主要技术 | 第17-19页 |
| 2.1.1 解释 | 第17页 |
| 2.1.2 二进制翻译 | 第17-19页 |
| 2.2 实现方式 | 第19-21页 |
| 2.2.1 软件实现的方式 | 第19-20页 |
| 2.2.2 硬件实现的方式 | 第20页 |
| 2.2.3 软、硬件协同的方式 | 第20-21页 |
| 2.3 性能瓶颈分析 | 第21-25页 |
| 2.3.1 指令翻译 | 第22页 |
| 2.3.2 代码膨胀率 | 第22-23页 |
| 2.3.3 缓存的查找与管理 | 第23页 |
| 2.3.4 寄存器映射 | 第23-24页 |
| 2.3.5 标志位处理 | 第24页 |
| 2.3.6 其它因素 | 第24-25页 |
| 2.4 发展趋势 | 第25页 |
| 2.5 本章小结 | 第25-26页 |
| 第三章 ALPHA 平台上协同设计 X86 仿真 | 第26-35页 |
| 3.1 X86 与 ALPHA 体系结构分析 | 第26-29页 |
| 3.1.1 X86 处理器体系结构 | 第26-28页 |
| 3.1.2 Alpha 处理器体系结构 | 第28-29页 |
| 3.2 ALPHA 平台上 X86 仿真的主要工作 | 第29-31页 |
| 3.2.1 理论分析 | 第29-30页 |
| 3.2.2 指令集映射 | 第30页 |
| 3.2.3 状态映射 | 第30-31页 |
| 3.3 协同设计 X86 仿真的设计思路 | 第31-33页 |
| 3.3.1 指令集映射的硬件支持 | 第31-32页 |
| 3.3.2 状态映射的硬件支持 | 第32-33页 |
| 3.4 协同设计 X86 仿真框架 COAB | 第33-34页 |
| 3.4.1 软件部分 | 第33-34页 |
| 3.4.2 硬件支持部分 | 第34页 |
| 3.5 本章小结 | 第34-35页 |
| 第四章 指令翻译部件设计 | 第35-53页 |
| 4.1 设计思路 | 第35-36页 |
| 4.1.1 主要功能 | 第35页 |
| 4.1.2 硬件实现的设计思路 | 第35-36页 |
| 4.1.3 需处理的主要问题 | 第36页 |
| 4.2 整体结构设计 | 第36-37页 |
| 4.3 FSM 模块设计 | 第37-41页 |
| 4.3.1 按字节译码机制 | 第37-39页 |
| 4.3.2 基于状态分拆的两级译码机制 | 第39-41页 |
| 4.3.3 译码过程的时钟开销 | 第41页 |
| 4.4 TRANS_LIB 模块设计 | 第41-48页 |
| 4.4.1 Trans_lib 构造 | 第42-46页 |
| 4.4.2 Trans_lib 入口地址 | 第46-48页 |
| 4.5 X86_FIFO 和 ALPHA_FIFO 模块设计 | 第48-50页 |
| 4.6 指令翻译部件的 VERILOG 实现 | 第50-52页 |
| 4.6.1 FSM 模块的实现 | 第50-51页 |
| 4.6.2 Trans_lib 模块的实现 | 第51-52页 |
| 4.6.3 FIFO 模块的实现 | 第52页 |
| 4.7 本章小结 | 第52-53页 |
| 第五章 翻译缓存部件设计 | 第53-65页 |
| 5.1 设计思路 | 第53-55页 |
| 5.1.1 翻译缓存的主要功能 | 第53页 |
| 5.1.2 翻译缓存的特殊性分析 | 第53-54页 |
| 5.1.3 需处理的主要问题 | 第54-55页 |
| 5.2 整体结构设计 | 第55页 |
| 5.3 翻译缓存管理策略 | 第55-61页 |
| 5.3.1 现有缓存管理策略的不足 | 第55-58页 |
| 5.3.2 翻译缓存管理策略 HTCM | 第58-59页 |
| 5.3.3 HTCM 策略的参数确定 | 第59-61页 |
| 5.4 HTCM 策略评价 | 第61-62页 |
| 5.4.1 效益分析 | 第61-62页 |
| 5.4.2 开销分析 | 第62页 |
| 5.5 翻译缓存部件的 VERILOG 实现 | 第62-64页 |
| 5.5.1 T-TLB 的实现 | 第62-63页 |
| 5.5.2 代码 Cache 的实现 | 第63-64页 |
| 5.6 本章小结 | 第64-65页 |
| 第六章 验证与分析 | 第65-70页 |
| 6.1 功能验证 | 第65-67页 |
| 6.1.1 FSM 模块验证 | 第65-66页 |
| 6.1.2 Trans_lib 模块验证 | 第66-67页 |
| 6.1.3 T-TLB 与 Cache 模块验证 | 第67页 |
| 6.1.4 功能评价 | 第67页 |
| 6.2 性能分析 | 第67-70页 |
| 6.2.1 译码周期 | 第67-68页 |
| 6.2.2 代码膨胀率 | 第68-69页 |
| 6.2.3 翻译缓存命中率 | 第69页 |
| 6.2.4 性能评价 | 第69-70页 |
| 结束语 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 作者简历 攻读硕士学位期间完成的主要工作 | 第76-77页 |
| 致谢 | 第77页 |