| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第9-14页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 可应用于图像处理系统的新技术 | 第12-13页 |
| 1.4 本文主要工作和章节安排 | 第13-14页 |
| 2 系统总体方案设计 | 第14-21页 |
| 2.1 图像处理硬件平台的需求分析 | 第14页 |
| 2.2 原有图像处理硬件平台的局限 | 第14-15页 |
| 2.3 新硬件平台架构设计 | 第15-18页 |
| 2.3.1 系统核心处理模块 | 第17页 |
| 2.3.2 电源设计和时钟设计 | 第17页 |
| 2.3.3 接口设计 | 第17-18页 |
| 2.4 主要芯片选型 | 第18-20页 |
| 2.4.1 FPGA芯片选型 | 第18-19页 |
| 2.4.2 DSP芯片选型 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 3 系统电源和时钟设计 | 第21-34页 |
| 3.1 电源设计 | 第21-26页 |
| 3.1.1 FPGA模块功耗分析 | 第21-22页 |
| 3.1.2 DSP模块功耗分析 | 第22页 |
| 3.1.3 硬件平台电源总体设计方案 | 第22-24页 |
| 3.1.4 系统电源电路设计 | 第24-26页 |
| 3.2 时钟设计 | 第26-33页 |
| 3.2.1 系统单端时钟设计 | 第27-28页 |
| 3.2.2 系统差分时钟设计 | 第28-33页 |
| 3.3 本章小结 | 第33-34页 |
| 4 系统硬件接口设计 | 第34-54页 |
| 4.1 配置电路设计 | 第34-37页 |
| 4.1.1 FPGA配置电路设计 | 第34-35页 |
| 4.1.2 DSP配置电路设计 | 第35-37页 |
| 4.2 外部高速缓存设计 | 第37-40页 |
| 4.2.1 SDRAM存储器简介 | 第37页 |
| 4.2.2 DSP高速缓存接口电路设计 | 第37-38页 |
| 4.2.3 FPGA高速缓存接口电路设计 | 第38-40页 |
| 4.3 Camera Link接口设计 | 第40-41页 |
| 4.3.1 Camera Link标准简述 | 第40-41页 |
| 4.3.2 Camera Link接口电路设计 | 第41页 |
| 4.4 VPX总线接口设计 | 第41-44页 |
| 4.4.1 VPX总线简介 | 第42-43页 |
| 4.4.2 VPX总线接口设计 | 第43-44页 |
| 4.5 高速串行接口设计 | 第44-48页 |
| 4.5.1 串行RapidIO协议简介 | 第44-46页 |
| 4.5.2 硬件平台的高速串行接口设计 | 第46-48页 |
| 4.6 其它接口设计 | 第48-49页 |
| 4.6.1 DSP的EMIF接口设计 | 第48页 |
| 4.6.2 系统串口设计 | 第48-49页 |
| 4.7 系统PCB设计 | 第49-53页 |
| 4.7.1 高速电路设计要求 | 第49-51页 |
| 4.7.2 系统PCB设计 | 第51-53页 |
| 4.8 本章小结 | 第53-54页 |
| 5 硬件调试及接口验证 | 第54-62页 |
| 5.1 硬件调试 | 第54-55页 |
| 5.1.1 电源检测 | 第54页 |
| 5.1.2 时钟配置 | 第54-55页 |
| 5.2 EMIF接口验证 | 第55-57页 |
| 5.2.1 图像传输验证 | 第55-56页 |
| 5.2.2 串口通信验证 | 第56-57页 |
| 5.3 高速串行接口网络验证 | 第57-59页 |
| 5.3.1 DSP和FPGA之间的SRIO链路验证 | 第57-58页 |
| 5.3.2 VPX接口的SRIO链路验证 | 第58-59页 |
| 5.3.3 两DSP之间的SRIO链路验证 | 第59页 |
| 5.4 FPGA的高速DDR3接口验证 | 第59-61页 |
| 5.5 本章小结 | 第61-62页 |
| 6 总结和展望 | 第62-64页 |
| 6.1 总结 | 第62页 |
| 6.2 论文主要创新点 | 第62-63页 |
| 6.3 工作展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 附录 | 第67-68页 |
| 附录 1：系统硬件平台硬件电路板实物图： | 第67-68页 |
| 个人简历、在学期间发表的学术论文及取得的研究成果 | 第68页 |