| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景 | 第14-17页 |
| 1.1.1 C-RAN网络 | 第14-15页 |
| 1.1.2 通信加速器 | 第15-17页 |
| 1.2 Turbo码的研究现状 | 第17-19页 |
| 1.3 本文内容的组织安排 | 第19-20页 |
| 第二章 Turbo编译码算法分析 | 第20-34页 |
| 2.1 Turbo编码 | 第20-21页 |
| 2.2 Turbo译码 | 第21-33页 |
| 2.2.1 MAP算法 | 第21-28页 |
| 2.2.2 Log-MAP算法 | 第28-30页 |
| 2.2.3 MAX-Log-MAP算法 | 第30-31页 |
| 2.2.4 Turbo译码算法比较 | 第31-33页 |
| 2.3 小结 | 第33-34页 |
| 第三章 Turbo译码关键技术 | 第34-50页 |
| 3.1 并行译码 | 第34-40页 |
| 3.1.1 SISO译码器级并行 | 第34-37页 |
| 3.1.2 SISO译码器内分块并行 | 第37-40页 |
| 3.2 基四算法 | 第40-44页 |
| 3.2.1 分支度量 | 第41-42页 |
| 3.2.2 前向度量与后向度量 | 第42页 |
| 3.2.3 后验概率对数似然比 | 第42-44页 |
| 3.3 滑动窗口技术 | 第44-45页 |
| 3.4 并行QPP交织器 | 第45-47页 |
| 3.5 迭代停止判决准则 | 第47-48页 |
| 3.6 定点仿真 | 第48-49页 |
| 3.7 小结 | 第49-50页 |
| 第四章 通信加速器Turbo译码设计与实现 | 第50-80页 |
| 4.1 通信加速器Turbo译码系统架构 | 第50页 |
| 4.2 通信加速器Turbo译码顶层接口 | 第50-51页 |
| 4.3 解速率匹配模块 | 第51-55页 |
| 4.3.1 解速率匹配模块架构 | 第52-53页 |
| 4.3.2 解速率匹配模块接口 | 第53-54页 |
| 4.3.3 解速率匹配模块仿真 | 第54-55页 |
| 4.4 Turbo译码模块 | 第55-71页 |
| 4.4.1 Turbo译码模块架构 | 第55-56页 |
| 4.4.2 Turbo译码模块接口 | 第56-58页 |
| 4.4.3 输入与输出缓存模块设计 | 第58-60页 |
| 4.4.4 SISO译码器模块设计 | 第60-66页 |
| 4.4.5 地址生成模块设计 | 第66-69页 |
| 4.4.6 控制模块设计 | 第69-70页 |
| 4.4.7 Turbo译码模块仿真结果 | 第70-71页 |
| 4.5 数据解析模块与控制模块 | 第71-74页 |
| 4.6 仿真与板级测试 | 第74-78页 |
| 4.6.1 软硬件平台 | 第74页 |
| 4.6.2 通信加速器Turbo译码仿真与测试 | 第74-76页 |
| 4.6.3 通信加速器Turbo编译码联合仿真与测试 | 第76-78页 |
| 4.7 资源消耗与性能指标 | 第78-79页 |
| 4.8 小结 | 第79-80页 |
| 第五章 总结与展望 | 第80-82页 |
| 5.1 总结 | 第80页 |
| 5.2 展望 | 第80-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-86页 |
| 在学期间取得的与学位论文相关的研究成果 | 第86-87页 |