PDT系统基站的BBU模块设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-18页 |
| 1.1 课题背景及研究目的和意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10页 |
| 1.3 论文主要研究内容 | 第10-16页 |
| 1.3.1 PDT 系统基站结构的方案论证 | 第10-14页 |
| 1.3.2 BBU 模块的架构设计 | 第14-16页 |
| 1.3.3 设计任务 | 第16页 |
| 1.4 本文结构安排 | 第16-18页 |
| 第2章 BBU 中的关键技术研究 | 第18-30页 |
| 2.1 BBU 上行链路的关键技术研究 | 第18-27页 |
| 2.1.1 数字下变频 | 第18-19页 |
| 2.1.2 解调 | 第19-22页 |
| 2.1.3 帧同步检测 | 第22-26页 |
| 2.1.4 符号变换 | 第26-27页 |
| 2.1.5 解交织 | 第27页 |
| 2.2 BBU 下行链路的关键技术研究 | 第27-29页 |
| 2.2.1 BPTC 编码及 CRC 编码 | 第27页 |
| 2.2.2 数字中频调制 | 第27-29页 |
| 2.3 本章小结 | 第29-30页 |
| 第3章 BBU 中接收模块的 FPGA 设计实现 | 第30-47页 |
| 3.1 解调模块 | 第30-39页 |
| 3.1.1 鉴相子模块 | 第31-35页 |
| 3.1.2 鉴频子模块 | 第35-37页 |
| 3.1.3 低通滤波子模块 | 第37-39页 |
| 3.2 帧同步检测模块 | 第39-46页 |
| 3.2.1 匹配滤波子模块 | 第40-44页 |
| 3.2.2 均方差判断子模块 | 第44-46页 |
| 3.3 本章小结 | 第46-47页 |
| 第4章 接收模块功能测试 | 第47-56页 |
| 4.1 解调模块功能测试 | 第47-50页 |
| 4.1.1 鉴相子模块板级功能测试 | 第47-49页 |
| 4.1.2 鉴频子模块板级功能测试 | 第49-50页 |
| 4.1.3 解调模块整体板级功能测试 | 第50页 |
| 4.2 帧同步检测模块功能测试 | 第50-55页 |
| 4.2.1 匹配滤波子模块功能测试 | 第51-55页 |
| 4.2.2 均方差判断子模块功能测试 | 第55页 |
| 4.3 本章小结 | 第55-56页 |
| 结论 | 第56-57页 |
| 参考文献 | 第57-60页 |
| 攻读学位期间发表的学术论文 | 第60-62页 |
| 致谢 | 第62页 |
