高性能通信收发机数字中频电路的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第7-9页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题研究背景与意义 | 第9页 |
| 1.2 本课题的主要工作 | 第9-10页 |
| 1.3 本论文的结构安排 | 第10-13页 |
| 第二章 数字中频电路设计原理和方案 | 第13-19页 |
| 2.1 高性能通信收发机架构 | 第13-14页 |
| 2.2 数字中频收发链路架构 | 第14页 |
| 2.3 FPGA的选型分析 | 第14-16页 |
| 2.3.1 主FPGA选型 | 第15页 |
| 2.3.2 从FPGA选型 | 第15-16页 |
| 2.4 板卡设计框图 | 第16-17页 |
| 2.5 本章小结 | 第17-19页 |
| 第三章 数字中频电路的原理图设计 | 第19-47页 |
| 3.1 主FPGA XC6VLX130T设计 | 第19-27页 |
| 3.1.1 Virtex-6的配置 | 第19-22页 |
| 3.1.2 Virtex-6的存储器接口 | 第22-24页 |
| 3.1.3 Virtex-6的GTX接口 | 第24-27页 |
| 3.2 从FPGA XC3S400AN设计 | 第27-28页 |
| 3.2.1 从FPGA的配置 | 第27页 |
| 3.2.2 PCI Local Bus接口 | 第27页 |
| 3.2.3 PCI接口 | 第27-28页 |
| 3.3 发射链路设计 | 第28-32页 |
| 3.3.1 发射链路结构和指标分析 | 第28-29页 |
| 3.3.2 DAC设计 | 第29-31页 |
| 3.3.3 滤波器设计 | 第31-32页 |
| 3.4 接收链路设计 | 第32-39页 |
| 3.4.1 接收链路结构和指标分析 | 第32-33页 |
| 3.4.2 采样原理与ADC选型 | 第33-34页 |
| 3.4.3 ADC前级电路设计 | 第34-36页 |
| 3.4.4 ADC设计 | 第36-39页 |
| 3.5 时钟网络设计 | 第39-43页 |
| 3.5.1 CDCLVC1104设计 | 第40-41页 |
| 3.5.2 ADF4351+AD9518-1设计 | 第41-43页 |
| 3.5.3 CDCE62005设计 | 第43页 |
| 3.6 电源网络设计 | 第43-46页 |
| 3.7 本章小结 | 第46-47页 |
| 第四章 数字中频电路的PCB设计 | 第47-55页 |
| 4.1 板卡叠层和阻抗设计 | 第47-49页 |
| 4.2 板卡布局设计 | 第49-50页 |
| 4.3 板卡布线设计 | 第50-52页 |
| 4.4 板卡设计实物图 | 第52-53页 |
| 4.6 本章小结 | 第53-55页 |
| 第五章 数字中频电路的调试和功能验证 | 第55-63页 |
| 5.1 板卡电源系统调试 | 第55页 |
| 5.2 板卡时钟系统调试 | 第55-56页 |
| 5.3 Virtex-6高速接口调试 | 第56-58页 |
| 5.4 发射链路调试 | 第58-60页 |
| 5.5 接收链路测试 | 第60-61页 |
| 5.6 本章小结 | 第61-63页 |
| 第六章 数字中频电路的产品化自检设计 | 第63-73页 |
| 6.1 产品化自检概述 | 第63页 |
| 6.2 板卡FPGA自检程序 | 第63-69页 |
| 6.2.1 XC3S400AN自检程序设计 | 第63-65页 |
| 6.2.2 XC6VLX130T自检程序设计 | 第65-68页 |
| 6.2.3 AURORA接口回环测试 | 第68-69页 |
| 6.3 板卡界面自检程序设计 | 第69-72页 |
| 6.3.1 连通性测试 | 第69-71页 |
| 6.3.2 写入板卡号测试 | 第71页 |
| 6.3.3 读板卡号及版本号 | 第71-72页 |
| 6.4 本章小结 | 第72-73页 |
| 第七章 总结与展望 | 第73-75页 |
| 参考文献 | 第75-77页 |
| 致谢 | 第77-78页 |
| 攻读学位期间发表的学术论文目录 | 第78页 |
