| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究工作的背景与意义 | 第11页 |
| 1.2 国内外研究历史与现状 | 第11-15页 |
| 1.3 本文的主要贡献与创新 | 第15页 |
| 1.4 本论文的结构安排 | 第15-17页 |
| 第二章 矩阵QR分解基础 | 第17-31页 |
| 2.1 矩阵QR分解的数学原理 | 第17页 |
| 2.2 矩阵QR分解的数学方法 | 第17-23页 |
| 2.2.1 基于修正Gram-Schmidt法的QR分解 | 第18页 |
| 2.2.2 基于Householder变换法的QR分解 | 第18-19页 |
| 2.2.3 基于Givens旋转法的QR分解 | 第19-23页 |
| 2.3 用于矩阵分解的常用平台 | 第23-26页 |
| 2.3.1 通用计算机平台 | 第23-24页 |
| 2.3.2 通用图形处理单元GPU | 第24-25页 |
| 2.3.3 数字信号处理器DSP | 第25页 |
| 2.3.4 专用集成电路ASIC | 第25页 |
| 2.3.5 现场可编程逻辑门阵列FPGA | 第25-26页 |
| 2.4 定点数 | 第26-30页 |
| 2.4.1 定点数与浮点数 | 第26页 |
| 2.4.2 定点数的表示法 | 第26-28页 |
| 2.4.3 定点数的基本运算 | 第28-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 QR分解处理阵列 | 第31-53页 |
| 3.1 引言 | 第31页 |
| 3.2 三角脉动阵列结构 | 第31-35页 |
| 3.3 三角阵列QR分解结果正确性分析 | 第35-38页 |
| 3.4 阵列边界单元设计 | 第38-41页 |
| 3.4.1 边界单元整体结构 | 第38-40页 |
| 3.4.2 边界单元计算流程 | 第40-41页 |
| 3.5 平方根倒数单元设计 | 第41-50页 |
| 3.5.1 直接查找法 | 第42页 |
| 3.5.2 查找近似法 | 第42-44页 |
| 3.5.3 直接查找法与查找近似法比较 | 第44页 |
| 3.5.4 归一化后的查找近似法 | 第44-45页 |
| 3.5.5 反归一化处理前后的误差对比 | 第45-46页 |
| 3.5.6 归一化处理的FPGA设计方法 | 第46-47页 |
| 3.5.7 反归一化处理的FPGA设计方法 | 第47-48页 |
| 3.5.8 平方根倒数单元整体结构设计 | 第48-50页 |
| 3.6 阵列内部单元设计 | 第50-52页 |
| 3.6.1 上三角矩阵元素值计算结构 | 第50-51页 |
| 3.6.2 矩阵元素变换值计算结构 | 第51-52页 |
| 3.7 本章小结 | 第52-53页 |
| 第四章 综合分析与仿真验证 | 第53-70页 |
| 4.1 设计环境与仿真工具简介 | 第53页 |
| 4.2 平方根倒数模块时序分析与仿真验证 | 第53-54页 |
| 4.2.1 综合结果与时序分析 | 第53-54页 |
| 4.2.2 时序仿真验证 | 第54页 |
| 4.3 边界单元时序分析与仿真验证 | 第54-57页 |
| 4.3.1 综合结果与时序分析 | 第54-56页 |
| 4.3.2 时序仿真验证 | 第56-57页 |
| 4.4 内部单元综合分析与仿真验证 | 第57-62页 |
| 4.4.1 综合结果与时序分析 | 第57-61页 |
| 4.4.2 时序仿真验证 | 第61-62页 |
| 4.5 三角阵列综合分析与仿真验证 | 第62-69页 |
| 4.5.1 综合结果 | 第62-64页 |
| 4.5.2 资源占用与时序分析 | 第64-65页 |
| 4.5.3 时序仿真验证 | 第65-68页 |
| 4.5.4 与相近工作的比较 | 第68-69页 |
| 4.6 本章小结 | 第69-70页 |
| 第五章 总结与展望 | 第70-71页 |
| 5.1 全文总结 | 第70页 |
| 5.2 后续工作展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-77页 |