改进的QC-LDPC码设计及FPGA实现
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 1 绪论 | 第8-13页 |
| ·通信系统信道编码 | 第8-9页 |
| ·LDPC码发展和应用 | 第9-11页 |
| ·本文研究内容意义 | 第11页 |
| ·本文主要内容和结构 | 第11-13页 |
| 2 LDPC码基础知识 | 第13-23页 |
| ·LDPC码基本概念 | 第13-16页 |
| ·LDPC码主要构造方法 | 第16-18页 |
| ·随机化校验矩阵 | 第16-17页 |
| ·结构化校验矩阵 | 第17-18页 |
| ·LDPC码编码算法 | 第18-20页 |
| ·高斯消去法 | 第19页 |
| ·近似下三角矩阵法 | 第19-20页 |
| ·LDPC码译码算法 | 第20-23页 |
| ·比特翻转算法 | 第21页 |
| ·概率BP算法 | 第21-23页 |
| 3 改进的QC-LDPC码设计 | 第23-36页 |
| ·QC-LDPC码定义 | 第23-25页 |
| ·基于有限域的QC-LDPC码构造 | 第25-30页 |
| ·双对角线结构编码算法 | 第30-31页 |
| ·最小和译码算法 | 第31-36页 |
| 4 改进的QC-LDPC码的FPGA实现 | 第36-47页 |
| ·FPGA开发硬件平台 | 第36-38页 |
| ·QC-LDPC编码器FPGA设计 | 第38-41页 |
| ·QC-LDPC编码流程 | 第38-39页 |
| ·QC-LDPC编码器结构 | 第39页 |
| ·校验位生成单元 | 第39-40页 |
| ·校验矩阵ROM存储单元 | 第40-41页 |
| ·QC-LDPC译码器FPGA设计 | 第41-47页 |
| ·QC-LDPC译码流 | 第41-42页 |
| ·QC-LDPC译码器结构 | 第42-43页 |
| ·校验节点处理单元 | 第43-44页 |
| ·变量节点处理单元 | 第44页 |
| ·译码判决单元 | 第44-45页 |
| ·传递信息RAM存储单元 | 第45-47页 |
| 5 FPGA实现结果和性能分析 | 第47-55页 |
| ·实现结果 | 第47-52页 |
| ·性能分析 | 第52-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 攻读硕士学位期间发表学术论文情况 | 第59-60页 |
| 致谢 | 第60-61页 |
