| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 绪论 | 第11-14页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 研究现状 | 第12-13页 |
| 1.3 研究内容及论文结构 | 第13-14页 |
| 2 研究基础 | 第14-21页 |
| 2.1 步进电机技术简述 | 第14-15页 |
| 2.2 FPGA概念简述 | 第15-16页 |
| 2.3 SOPC及NIOSⅡ技术介绍 | 第16-19页 |
| 2.3.1 何谓SOPC | 第16-17页 |
| 2.3.2 NIOSⅡ处理器 | 第17-18页 |
| 2.3.3 Avalon总线 | 第18-19页 |
| 2.4 基于NIOSⅡ的SOPC系统开发流程 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 3 系统硬件平台设计与实现 | 第21-45页 |
| 3.1 硬件总体架构设计 | 第21-22页 |
| 3.2 处理器及核心板选型 | 第22-23页 |
| 3.3 通信方案选择及电路设计 | 第23-25页 |
| 3.3.1 通信方案分析及选择 | 第23-24页 |
| 3.3.2 电路设计 | 第24-25页 |
| 3.3.3 通信电路功能验证 | 第25页 |
| 3.4 存储模块方案设计 | 第25-28页 |
| 3.4.1 外挂Flash芯片 | 第25-26页 |
| 3.4.2 外挂EEPROM芯片 | 第26-27页 |
| 3.4.3 基于FRAM芯片的存储系统设计与实现 | 第27-28页 |
| 3.4.4 存储模块功能验证 | 第28页 |
| 3.5 电源电路及控制信号电路设计与实现 | 第28-30页 |
| 3.5.1 底板供电电路 | 第29页 |
| 3.5.2 输出信号放大电路及芯片保护电路 | 第29-30页 |
| 3.5.3 电源及保护电路模块功能验证 | 第30页 |
| 3.6 电路设计及PCB制作 | 第30-34页 |
| 3.7 FPGA硬件设计及IP核配置 | 第34-40页 |
| 3.7.1 硬件配置平台——Quartusll | 第34-35页 |
| 3.7.2 NIOSⅡ处理器添加与配置 | 第35-36页 |
| 3.7.3 SDRAM Controller及EPCS配置 | 第36页 |
| 3.7.4 RS232串口通信核配置 | 第36-37页 |
| 3.7.5 定时器控制核 | 第37页 |
| 3.7.6 PIO控制核 | 第37-38页 |
| 3.7.7 SPI总线核 | 第38页 |
| 3.7.8 PLL设置 | 第38-39页 |
| 3.7.9 基址、中断地址及引脚分配 | 第39-40页 |
| 3.8 关键IP核寄存器结构 | 第40-43页 |
| 3.9 本章小结 | 第43-45页 |
| 4 滤光器波带控制系统程序设计 | 第45-57页 |
| 4.1 NIOSⅡ程序设计 | 第45-53页 |
| 4.1.1 软件开发工具——NIOSⅡ IDE | 第45-46页 |
| 4.1.2 寄存器控制方式 | 第46-47页 |
| 4.1.3 NIOSⅡ驱动程序及控制程序设计 | 第47-53页 |
| 4.2 上位机程序设计 | 第53-56页 |
| 4.2.1 用户界面设计 | 第53-54页 |
| 4.2.2 控件行为程序设计 | 第54-56页 |
| 4.3 本章小结 | 第56-57页 |
| 5 系统功能验证及装箱测试 | 第57-60页 |
| 5.1 控制系统整体验证 | 第57-58页 |
| 5.1.1 NIOSⅡ配置信息及软件固化 | 第57页 |
| 5.1.2 整体功能验证 | 第57-58页 |
| 5.2 控制箱装配 | 第58-60页 |
| 6 总结与展望 | 第60-61页 |
| 参考文献 | 第61-63页 |
| 作者简历及攻读硕士/博士学位期间取得的研究成果 | 第63-65页 |
| 学位论文数据集 | 第65页 |