H.264分数像素运动估计的FPGA设计
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·本文的研究背景 | 第7页 |
| ·视频压缩技术的发展和技术特点 | 第7-9页 |
| ·本论文的研究内容和章节安排 | 第9-11页 |
| 第二章 H.264 编码器原理及 FPGA 简介 | 第11-19页 |
| ·H.264 编码器的主要模块 | 第11-17页 |
| ·帧内预测 | 第12-14页 |
| ·帧间预测 | 第14-15页 |
| ·整数的量化变换 | 第15-16页 |
| ·去方块滤波 | 第16-17页 |
| ·熵编码 | 第17页 |
| ·FPGA 技术简介 | 第17-18页 |
| ·FPGA 的开发流程 | 第18页 |
| ·本章小结 | 第18-19页 |
| 第三章 分数像素运动估计已有设计方案 | 第19-29页 |
| ·含有多个插值单元的设计架构 | 第19-21页 |
| ·输入参考像素规则 | 第20页 |
| ·3 个插值单元 | 第20页 |
| ·SATD 单元使用规则 | 第20-21页 |
| ·单程分数像素运动估计设计架构 | 第21-25页 |
| ·单程分数像素运动估计算法（SPFME） | 第22-23页 |
| ·比特裁剪（bit clipping）策略 | 第23页 |
| ·分割模式的选取 | 第23-25页 |
| ·高效的 1/4 像素运动估计架构 | 第25-27页 |
| ·含 9 处理单元（PU）的设计方案 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第四章 分数像素运动估计模块硬件方案 | 第29-45页 |
| ·整体设计 | 第29-35页 |
| ·搜索算法选择 | 第29-30页 |
| ·块匹配算法 | 第30-31页 |
| ·以 8x8 块作为最小构成单元 | 第31-33页 |
| ·FME 硬件结构 | 第33-35页 |
| ·详细设计 | 第35-44页 |
| ·数据输入输出模块 | 第35-39页 |
| ·亮度 1/2 分数像素插值单元 | 第39-41页 |
| ·亮度 1/4 分数像素插值单元 | 第41页 |
| ·色度像素插值 | 第41-42页 |
| ·处理单元（PU） | 第42页 |
| ·判决模块 | 第42-44页 |
| ·本章小结 | 第44-45页 |
| 第五章 设计方案验证仿真与性能分析 | 第45-53页 |
| ·验证模型 | 第45-49页 |
| ·时序分析和性能分析 | 第49-52页 |
| ·输入时序分析 | 第49-50页 |
| ·输出时序分析 | 第50-51页 |
| ·性能分析 | 第51-52页 |
| ·本章小结 | 第52-53页 |
| 第六章 总结与展望 | 第53-55页 |
| 致谢 | 第55-57页 |
| 参考文献 | 第57-60页 |
