基于65nm高性能SRAM关键电路的研究与设计

摘要	第1-9页
ABSTRACT	第9-11页
第1章 绪论	第11-19页
·研究背景及课题来源	第11-14页
·国内外研究现状	第14-16页
·国外研究状况	第14-16页
·国内研究状况	第16页
·本论文的主要研究工作	第16-19页
第2章 高性能SRAM的概述及设计技术	第19-32页
·高性能SRAM的概述	第19-20页
·高性能SRAM的设计技术	第20-32页
·整体架构	第20-23页
·模块电路	第23-30页
·工艺技术	第30-32页
第3章 基于延时优化模型译码电路的设计	第32-45页
·含互连线反相器链路的延时优化模型	第32-40页
·两级译码电路的优化设计	第40-42页
·三级及以上译码电路的分析	第42-43页
·本文采用的译码电路	第43-45页
第4章 高性能SRAM存储阵列的设计	第45-58页
·存储单元的设计	第45-52页
·六管存储单元	第45-47页
·八管存储单元	第47-49页
·非对称六管存储单元	第49-51页
·其他存储单元结构	第51-52页
·降低位线延时的优化技术	第52-58页
·小容量SRAM的分块技术	第52-53页
·大容量SRAM的位线分级技术	第53-58页
第5章 高性能4Kb SRAM的设计与仿真	第58-66页
·电路的原理图设计及前仿真	第58-59页
·电路的版图设计及后仿真	第59-66页
·版图的设计方式	第59-60页
·版图设计的整体规划	第60页
·基本模块版图的设计	第60-63页
·总体版图的拼接与物理验证	第63-64页
·高速SRAM(4K容量)的后仿真	第64-66页
第6章 总结与展望	第66-68页
·设计总结	第66页
·工作展望	第66-68页
参考文献	第68-74页
致谢	第74-76页
攻读硕士期间发表的论文及专利情况	第76页