基于PowerPC体系结构X型微处理器整数单元的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-10页 |
| ·课题的研究背景 | 第8页 |
| ·国内外研究现状 | 第8-9页 |
| ·课题的研究意义 | 第9页 |
| ·论文结构 | 第9-10页 |
| 第二章 PowerPC 体系结构和指令集 | 第10-16页 |
| ·指令集简述 | 第10-11页 |
| ·CISC 和RISC | 第10页 |
| ·关于PowerPC | 第10-11页 |
| ·X 型微处理器体系结构 | 第11-13页 |
| ·X 型微处理器的流水线结构 | 第13-15页 |
| ·X 型微处理器IU 指令简介 | 第15页 |
| ·本章小结 | 第15-16页 |
| 第三章 整数单元的相应算法与硬件设计 | 第16-36页 |
| ·加法器的算法及硬件设计 | 第17-22页 |
| ·进位链的设计 | 第17-20页 |
| ·32 位超前进位加法器 | 第20-21页 |
| ·加法器溢出处理 | 第21-22页 |
| ·加法器设计小结 | 第22页 |
| ·乘法器的算法和硬件设计 | 第22-29页 |
| ·改进Booth 算法简介 | 第22-23页 |
| ·乘法器的硬件设计 | 第23-29页 |
| ·乘法器设计小结 | 第29页 |
| ·除法器的算法和硬件设计 | 第29-35页 |
| ·除法的算法设计 | 第30-35页 |
| ·除法器小结 | 第35页 |
| ·其它逻辑模块 | 第35页 |
| ·本章小节 | 第35-36页 |
| 第四章 IU 的优化与实现 | 第36-50页 |
| ·加法器的优化与电路实现 | 第36-41页 |
| ·加法器子单元的实现电路 | 第36-39页 |
| ·加法器的进位单元实现电路 | 第39-40页 |
| ·加法器的最高位溢出处理实现电路 | 第40-41页 |
| ·加法器实现电路小结 | 第41页 |
| ·乘法器的优化与电路实现 | 第41-45页 |
| ·Booth 编码器实现电路 | 第41-43页 |
| ·部分积实现电路 | 第43-44页 |
| ·压缩器实现电路 | 第44页 |
| ·最终加法器和反馈实现电路 | 第44-45页 |
| ·乘法器实现电路小结 | 第45页 |
| ·除法器的电路实现 | 第45-50页 |
| ·商的确定 | 第46-47页 |
| ·部分余数的选通 | 第47-48页 |
| ·商的修正 | 第48页 |
| ·异常情况处理 | 第48-49页 |
| ·除法器接口与小结 | 第49-50页 |
| 第五章 版图的设计 | 第50-52页 |
| 第六章 功能验证 | 第52-64页 |
| ·验证方案和验证平台 | 第52-54页 |
| ·RTL 级验证 | 第54-63页 |
| ·模块级验证 | 第54-56页 |
| ·系统级验证 | 第56-63页 |
| ·本章小结 | 第63-64页 |
| 第七章 工作总结和展望 | 第64-65页 |
| ·工作总结 | 第64页 |
| ·展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
