| 摘要 | 第1-15页 |
| ABSTRACT | 第15-17页 |
| 第一章 绪论 | 第17-35页 |
| ·研究背景 | 第17-21页 |
| ·微处理器的发展趋势 | 第17-18页 |
| ·应用需求对高性能嵌入式微处理器体系结构的挑战 | 第18-20页 |
| ·设计需求对高性能嵌入式微处理器设计方法的挑战 | 第20-21页 |
| ·相关研究 | 第21-30页 |
| ·典型异构多核处理器体系结构 | 第21-26页 |
| ·异构多核处理器研究现状 | 第26-28页 |
| ·面向特定应用定制处理器设计方法 | 第28-30页 |
| ·研究内容 | 第30-31页 |
| ·主要工作 | 第31-33页 |
| ·论文结构 | 第33-35页 |
| 第二章 面向特定应用的嵌入式异构多核处理器体系结构 | 第35-51页 |
| ·总体结构 | 第35-39页 |
| ·CC 体系结构 | 第36-37页 |
| ·可扩展的DCC 体系结构 | 第37-39页 |
| ·DC 体系结构 | 第39-46页 |
| ·体系结构框架 | 第39-41页 |
| ·指令集格式 | 第41-42页 |
| ·流水线机制 | 第42-43页 |
| ·功能单元及其控制机制 | 第43-44页 |
| ·寄存器文件及其控制机制 | 第44-45页 |
| ·Socket 和互连总线 | 第45-46页 |
| ·DC 自动生成机制 | 第46-47页 |
| ·多核通信机制 | 第47-48页 |
| ·本章小结 | 第48-51页 |
| 第三章 嵌入式异构多核处理器设计开发环境 | 第51-71页 |
| ·软硬件自动化设计开发环境 | 第51-52页 |
| ·体系结构描述文件 | 第52-53页 |
| ·可重定向编译器 | 第53-54页 |
| ·编译器前端 | 第53-54页 |
| ·编译器后端 | 第54页 |
| ·可重定向周期精确软件模拟器 | 第54-59页 |
| ·总体结构 | 第55-56页 |
| ·处理器模型的建立 | 第56-57页 |
| ·应用程序的预解释 | 第57页 |
| ·并发操作的模拟 | 第57-58页 |
| ·定制指令的加入 | 第58页 |
| ·模拟流程 | 第58-59页 |
| ·指令集定制方法 | 第59-63页 |
| ·问题描述 | 第59-60页 |
| ·多层次指令集定制算法 | 第60-62页 |
| ·算法性能分析 | 第62-63页 |
| ·DC 自动化生成工具 | 第63-66页 |
| ·自动化设计流程 | 第63-64页 |
| ·Map Genenrator 的设计 | 第64-65页 |
| ·Mach Generator 的设计 | 第65-66页 |
| ·软硬件协同验证与评测体系 | 第66-69页 |
| ·评测体系的建立 | 第66-67页 |
| ·单核的独立验证与评测 | 第67-68页 |
| ·多核的协同验证与评测 | 第68-69页 |
| ·本章小结 | 第69-71页 |
| 第四章 多媒体应用程序特性与负载分析 | 第71-87页 |
| ·基准测试程序集 | 第71-72页 |
| ·测试环境和测试方法 | 第72-75页 |
| ·程序特性与工作负载分析 | 第75-83页 |
| ·操作类型及比例 | 第75-78页 |
| ·整数数据宽度 | 第78-79页 |
| ·Cache 需求分析 | 第79-81页 |
| ·程序指令并行度分析 | 第81-83页 |
| ·分析结果对体系结构设计的影响 | 第83-85页 |
| ·本章小结 | 第85-87页 |
| 第五章 一种改进的DCT/IDCT 算法及功能单元体系结构 | 第87-105页 |
| ·DCT/IDCT 硬件实现方法概述 | 第87-88页 |
| ·DCT/IDCT 硬件实现算法 | 第88-92页 |
| ·DCT/IDCT 功能单元设计关键技术 | 第92-95页 |
| ·浮点程序到定点功能单元的映射 | 第92-93页 |
| ·动态伸缩技术 | 第93-95页 |
| ·误差控制机制 | 第95页 |
| ·DCT/IDCT 功能单元体系结构 | 第95-98页 |
| ·总体结构 | 第95-97页 |
| ·数据分块判决机制 | 第97-98页 |
| ·转置存储器 | 第98页 |
| ·实验结果与分析 | 第98-104页 |
| ·DCT/IDCT 变换精度分析 | 第99-102页 |
| ·DCT/IDCT 功能单元的性能与面积分析 | 第102-104页 |
| ·本章小结 | 第104-105页 |
| 第六章 子字并行技术及功能单元体系结构 | 第105-121页 |
| ·引言 | 第105页 |
| ·子字并行指令 | 第105-108页 |
| ·子字并行指令类型 | 第105-106页 |
| ·子字并行指令特性 | 第106-108页 |
| ·子字并行指令需要的硬件支持 | 第108页 |
| ·具有子字并行功能的ALU 体系结构 | 第108-110页 |
| ·ALU 体系结构 | 第108-109页 |
| ·ALU 设计中的优化技术 | 第109-110页 |
| ·子字并行加法器体系结构 | 第110-112页 |
| ·多模式可配置子字并行乘法器体系结构 | 第112-117页 |
| ·子字并行乘法器设计目标 | 第112-113页 |
| ·16 位子字并行乘法器体系结构 | 第113-115页 |
| ·32 位混合子字并行乘法器体系结构 | 第115-117页 |
| ·乘累加运算的实现 | 第117页 |
| ·实验结果与分析 | 第117-119页 |
| ·程序性能分析 | 第117-118页 |
| ·硬件实现结果与分析 | 第118-119页 |
| ·本章小结 | 第119-121页 |
| 第七章 基于CORDIC 算法的初等函数功能单元体系结构 | 第121-131页 |
| ·CORDIC 算法原理 | 第121-123页 |
| ·基于CORDIC 算法的初等函数快速统一实现 | 第123-126页 |
| ·迭代的实现方式 | 第123-124页 |
| ·迭代次数和迭代时间的减小 | 第124页 |
| ·扩大可收敛输入值范围 | 第124-125页 |
| ·其他设计考虑 | 第125-126页 |
| ·初等函数计算功能单元体系结构 | 第126-129页 |
| ·初等函数指令 | 第126-127页 |
| ·总体结构 | 第127-128页 |
| ·前处理模块 | 第128页 |
| ·CORDIC 计算核心 | 第128页 |
| ·后处理模块 | 第128-129页 |
| ·实验结果与分析 | 第129-130页 |
| ·性能分析 | 第129页 |
| ·硬件实现结果与分析 | 第129-130页 |
| ·本章小结 | 第130-131页 |
| 第八章 EHMP-01 处理器VLSI 实现及性能评测 | 第131-147页 |
| ·EHMP-01 总体结构 | 第131-132页 |
| ·LEON3 体系结构 | 第132-134页 |
| ·体系结构 | 第132-133页 |
| ·指令集结构 | 第133-134页 |
| ·Miracle 处理器核体系结构 | 第134-142页 |
| ·指令集结构 | 第134-136页 |
| ·数据通路 | 第136-137页 |
| ·功能单元 | 第137-139页 |
| ·寄存器文件 | 第139-140页 |
| ·混合存储子系统 | 第140-142页 |
| ·VLSI 实现结果 | 第142-143页 |
| ·前端流程 | 第142页 |
| ·后端流程 | 第142-143页 |
| ·测试和验证 | 第143页 |
| ·性能评测 | 第143-145页 |
| ·本章小结 | 第145-147页 |
| 结束语 | 第147-151页 |
| 致谢 | 第151-153页 |
| 参考文献 | 第153-165页 |
| 作者在学期间取得的学术成果 | 第165-166页 |
