| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题来源及研究目的 | 第9-10页 |
| 1.2 浮点运算单元评价指标 | 第10页 |
| 1.3 国内外研究现状 | 第10-13页 |
| 1.4 论文研究内容 | 第13页 |
| 1.5 本文的组织结构 | 第13-15页 |
| 第二章 64 位浮点乘加部件体系结构 | 第15-21页 |
| 2.1 IEEE754/854 介绍 | 第15-16页 |
| 2.2 64 位浮点格式数据表示 | 第16-18页 |
| 2.3 64 位浮点乘加流水线体系结构 | 第18-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第三章 3:2CSA 的设计与性能分析 | 第21-36页 |
| 3.1 一位加法器 | 第21-23页 |
| 3.2 三数相加的超前进位加法器 | 第23-29页 |
| 3.2.1 两数相加的超前进位加法器 | 第23-26页 |
| 3.2.2 三数相加的超前进位加法器 | 第26-29页 |
| 3.3 3:2CSA 进位存储加法器 | 第29-34页 |
| 3.3.1 3:2CSA 进位存储加法器的分析 | 第29-30页 |
| 3.3.2 3:2CSA 进位存储加法器的设计 | 第30-33页 |
| 3.3.3 3:2CSA 进位存储加法器实现 | 第33-34页 |
| 3.4 超前进位加法器与 3:2CSA 进位存储加法器比较 | 第34-35页 |
| 3.5 本章小结 | 第35-36页 |
| 第四章 64 位浮点乘加部件的设计与实现 | 第36-58页 |
| 4.1 操作数解码 | 第36-38页 |
| 4.2 乘法器设计 | 第38-48页 |
| 4.2.1 符号扩展 | 第40-41页 |
| 4.2.2 部分积的产生 | 第41-42页 |
| 4.2.3 整数乘法与浮点数乘法的兼容 | 第42-43页 |
| 4.2.4 5 选 1 选择器 | 第43-45页 |
| 4.2.5 4:2CSA | 第45-48页 |
| 4.3 C 对阶移位 | 第48-50页 |
| 4.4 前导 1 预测 | 第50-56页 |
| 4.4.1 前导 1 预测分析 | 第50-53页 |
| 4.4.2 前导 1 预测编码 | 第53-54页 |
| 4.4.3 前导 1 预测逻辑电路 | 第54-56页 |
| 4.5 舍入 | 第56-57页 |
| 4.6 本章小结 | 第57-58页 |
| 第五章 64 位浮点乘加部件整合及验证 | 第58-66页 |
| 5.1 64 位浮点乘加部件整合 | 第58-59页 |
| 5.2 64 位浮点乘加部件验证 | 第59-65页 |
| 5.2.1 操作数解码模块验证 | 第60-61页 |
| 5.2.2 乘法器各部件验证 | 第61-63页 |
| 5.2.3 161 移位器验证 | 第63页 |
| 5.2.4 前导 1 预测验证 | 第63-65页 |
| 5.3 本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-68页 |
| 6.1 总结 | 第66-67页 |
| 6.2 展望 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-71页 |