摘要 | 第5-6页 |
Abstract | 第6页 |
第一章 绪论 | 第9-15页 |
1.1 课题背景与意义 | 第9-10页 |
1.2 国内外研究现状 | 第10-11页 |
1.3 研究内容与设计指标 | 第11-12页 |
1.3.1 研究内容 | 第11页 |
1.3.2 设计指标 | 第11-12页 |
1.4 论文组织 | 第12-15页 |
第二章 IPSec协议与AES算法 | 第15-31页 |
2.1 IPSec协议 | 第15-18页 |
2.1.1 运行方式 | 第16页 |
2.1.2 安全协议 | 第16-17页 |
2.1.3 安全关联 | 第17-18页 |
2.1.4 密钥交换 | 第18页 |
2.2 AES算法 | 第18-26页 |
2.2.1 数据单位 | 第20-21页 |
2.2.3 轮密钥加 | 第21-22页 |
2.2.4 字节替换 | 第22页 |
2.2.5 行移位变换 | 第22-23页 |
2.2.6 列混淆变换 | 第23-24页 |
2.2.7 密钥扩展 | 第24-25页 |
2.2.8 有限域GF(2~8)运算 | 第25-26页 |
2.3 分组密码的工作模式 | 第26-30页 |
2.3.1 初始化向量 | 第26-27页 |
2.3.2 电子密码本模式 | 第27页 |
2.3.3 密码块链接模式 | 第27-28页 |
2.3.4 密文反馈模式 | 第28-29页 |
2.3.5 输出反馈模式 | 第29页 |
2.3.6 计数器模式 | 第29-30页 |
2.4 本章小结 | 第30-31页 |
第三章 AES-128-CBC算法分析 | 第31-45页 |
3.1 字节替换的分析设计 | 第31-37页 |
3.1.1 S盒查找表实现方式分析 | 第31-33页 |
3.1.2 S盒组合逻辑实现方式分析 | 第33-34页 |
3.1.3 S盒组合逻辑模块设计 | 第34-37页 |
3.2 列混淆的分析设计 | 第37-40页 |
3.3 行移位的分析设计 | 第40-41页 |
3.4 密钥扩展的分析设计 | 第41-43页 |
3.4.1 提前生成密钥方式分析 | 第41页 |
3.4.2 在线生成密钥方式分析 | 第41-42页 |
3.4.3 在线密钥扩展与提前密钥扩展混合方式设计 | 第42-43页 |
3.5 本章小结 | 第43-45页 |
第四章 AES-128-CBC硬件架构及电路实现 | 第45-61页 |
4.1 AES加解密算法硬件结构设计 | 第45-50页 |
4.1.1 AES加密算法硬件结构设计 | 第45-47页 |
4.1.2 AES解密算法硬件结构设计 | 第47-50页 |
4.2 AES-128-CBC加解密模块设计 | 第50-53页 |
4.2.1 AES-128-CBC加密模块设计 | 第50-51页 |
4.2.2 AES-128-CBC解密模块设计 | 第51-53页 |
4.3 AES-128-CBC算法高速并行硬件架构设计 | 第53-57页 |
4.3.1 基于调度算法的高速并行加解密架构分析 | 第53-54页 |
4.3.2 双队列并行加解密结构分析 | 第54页 |
4.3.3 AES-128-CBC算法并行结构设计 | 第54-57页 |
4.4 RTL实现 | 第57-59页 |
4.4.1 顶层信号分析 | 第57-59页 |
4.4.2 RTL文件结构 | 第59页 |
4.5 本章小结 | 第59-61页 |
第五章 验证及结果分析 | 第61-77页 |
5.1 UVM验证方法学概述 | 第61-62页 |
5.2 基于UVM验证平台的功能验证 | 第62-69页 |
5.2.1 UVM验证平台验证需求方案分析 | 第62-64页 |
5.2.2 测试用例 | 第64页 |
5.2.3 系统级随机测试 | 第64-65页 |
5.2.4 AES加解密算法模块功能验证 | 第65-69页 |
5.3 Design Compiler逻辑综合与时序验证 | 第69-70页 |
5.4 FPGA验证结果分析 | 第70-75页 |
5.4.1 ISE软件综合结果分析 | 第70-73页 |
5.4.2 加解密系统FPGA片上测试 | 第73-75页 |
5.5 FPGA验证测试结果性能对比分析 | 第75-76页 |
5.6 本章小结 | 第76-77页 |
第六章 总结与展望 | 第77-79页 |
6.1 总结 | 第77页 |
6.2 展望 | 第77-79页 |
参考文献 | 第79-81页 |
致谢 | 第81-82页 |
攻读硕士学位期间的成果 | 第82页 |