| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 研究背景与意义 | 第9-12页 |
| 1.1.1 信号完整性分析简介 | 第9页 |
| 1.1.2 DDR总线简介 | 第9-10页 |
| 1.1.3 DDR信号完整性分析概述 | 第10-11页 |
| 1.1.4 Power-aware SI概述 | 第11-12页 |
| 1.1.5 DDR中Power-aware SI的分析意义 | 第12页 |
| 1.2 国内外信号仿真的研究现状 | 第12-13页 |
| 1.2.1 国外信号仿真的研究现状 | 第12-13页 |
| 1.2.2 国内信号仿真的研究现状 | 第13页 |
| 1.3 本文研究的主要内容 | 第13-15页 |
| 第2章 信号完整性基础理论 | 第15-26页 |
| 2.1 传输线理论 | 第15-17页 |
| 2.2 反射 | 第17-19页 |
| 2.3 串扰 | 第19-20页 |
| 2.4 电源完整性理论 | 第20-26页 |
| 2.4.1 电源分配系统 | 第22-23页 |
| 2.4.2 去耦电容 | 第23-26页 |
| 第3章 DDR总线信号完整性分析技术研究 | 第26-43页 |
| 3.1 SSN/SSO形成机理 | 第26-29页 |
| 3.2 DDR总线时序计算 | 第29-32页 |
| 3.2.1 源同步时钟 | 第29页 |
| 3.2.2 源同步时序计算方法 | 第29-32页 |
| 3.3 DDR总线信号完整性建模技术研究 | 第32-43页 |
| 3.3.1 晶体管电路模型 | 第33-37页 |
| 3.3.2 硅片金属连接层模型 | 第37-39页 |
| 3.3.3 封装基板/PCB板模型 | 第39-41页 |
| 3.3.4 DDR系统的Power-aware SI模型 | 第41-43页 |
| 第4章 基于Power-aware SI的DDR案例分析与优化 | 第43-54页 |
| 4.1 DDR仿真案例选定 | 第43-44页 |
| 4.2 构建DDR系统的Power-aware SI模型 | 第44页 |
| 4.3 利用Power-aware SI模型分析DDR系统 | 第44-48页 |
| 4.4 利用Power-aware SI模型优化DDR系统 | 第48-50页 |
| 4.5 基于Power-aware SI分析结果的时序计算 | 第50-54页 |
| 第5章 总结与展望 | 第54-56页 |
| 参考文献 | 第56-59页 |
| 致谢 | 第59页 |
