| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 插图和附表清单 | 第10-13页 |
| 1 绪论 | 第13-25页 |
| 1.1 时间交替并行采样技术的研究背景 | 第13-14页 |
| 1.2 时间交替并行采样相关技术国内外研究现状 | 第14-21页 |
| 1.2.1 模拟数字转换技术发展现状 | 第14-19页 |
| 1.2.2 通道失配补偿技术发展现状 | 第19-20页 |
| 1.2.3 前端功分电路发展现状 | 第20-21页 |
| 1.3 超高速时间并行交替采样研究内容 | 第21-22页 |
| 1.4 超高速时间并行交替采样研究意义 | 第22-25页 |
| 2 8GSPS并行采样系统总体设计方案 | 第25-33页 |
| 2.1 时间交替并行采样系统硬件框架 | 第26-27页 |
| 2.2 时间交替并行采样系统时钟网络 | 第27-28页 |
| 2.3 时间交替并行采样系统数据采集策略、排序与装载 | 第28-29页 |
| 2.4 时间交替并行采样系统失配补偿策略 | 第29-31页 |
| 2.5 本章小结 | 第31-33页 |
| 3 8GSPS并行采样系统前端电路性能提升方法研究 | 第33-51页 |
| 3.1 前端电路信号失衡对系统的影响 | 第34-39页 |
| 3.1.1 功分失衡对系统造成的影响 | 第34-36页 |
| 3.1.2 单端转差分失衡对系统造成的影响 | 第36-39页 |
| 3.2 八路差分信号功分电路方案设计 | 第39-48页 |
| 3.2.1 一路分四路功分方案的比较分析 | 第40-43页 |
| 3.2.2 差分T型匹配节与差分过孔仿真与设计 | 第43-48页 |
| 3.3 前端电路性能实验测试与分析 | 第48-50页 |
| 3.4 本章小结 | 第50-51页 |
| 4 8GSPS并行采样系统多相时钟性能提升方法研究 | 第51-67页 |
| 4.1 多相时钟发生电路 | 第51-61页 |
| 4.1.1 时钟抖动对采样系统信噪比的影响 | 第51-53页 |
| 4.1.2 高频低抖时钟发生电路设计 | 第53-55页 |
| 4.1.3 固定延时与可变延时电路设计 | 第55-58页 |
| 4.1.4 可变延时补偿实验 | 第58-61页 |
| 4.2 时间交替并行采样系统同步方法研究 | 第61-65页 |
| 4.2.1 通过硬件复位实现多通道同步 | 第62-63页 |
| 4.2.2 通过参考时钟实现多通道同步 | 第63-65页 |
| 4.3 本章小结 | 第65-67页 |
| 5 通道失配补偿算法研究与验证 | 第67-75页 |
| 5.1 Farrow结构滤波器原理与仿真 | 第67-69页 |
| 5.2 正弦插值拟合理论分析与实验 | 第69-73页 |
| 5.3 本章小结 | 第73-75页 |
| 6 8GSPS并行采样实验平台性能验证 | 第75-89页 |
| 6.1 高速数据流实时存储 | 第75-78页 |
| 6.2 信号完整性仿真 | 第78-83页 |
| 6.2.1 高速过孔信号传输性能优化 | 第78-79页 |
| 6.2.2 高速ADC信号完整性仿真结果 | 第79-80页 |
| 6.2.3 DDRⅡ信号完整性仿真结果 | 第80-83页 |
| 6.3 8GSPS并行采样实验平台硬件实现 | 第83-87页 |
| 6.4 本章小结 | 第87-89页 |
| 7 总结和展望 | 第89-91页 |
| 7.1 论文工作总结 | 第89-90页 |
| 7.2 未来研究展望 | 第90-91页 |
| 参考文献 | 第91-99页 |
| 攻读硕士学位期间取得的科研成果 | 第99页 |
