| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题的研究背景 | 第12-15页 |
| ·嵌入式存储器的研究意义 | 第12-14页 |
| ·嵌入式存储器的研究现状与挑战 | 第14-15页 |
| ·SRAM设计技术现状 | 第15页 |
| ·课题研究的内容、成果 | 第15-16页 |
| ·本文的组织结构 | 第16-18页 |
| 第二章 高速低功耗SRAM设计技术综述 | 第18-30页 |
| ·SRAM总体结构 | 第18-20页 |
| ·SRAM存储单元 | 第20-23页 |
| ·6 管存储单元 | 第20-22页 |
| ·8 管存储单元 | 第22-23页 |
| ·高速SRAM设计技术 | 第23-25页 |
| ·低功耗SRAM设计技术 | 第25-29页 |
| ·存储单元休眠结构 | 第25-26页 |
| ·Foot端控制 | 第26-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 65nm工艺带异步复位端的SRAM设计 | 第30-52页 |
| ·总体设计 | 第30-32页 |
| ·端口说明 | 第30-31页 |
| ·工作模式 | 第31页 |
| ·总体结构 | 第31-32页 |
| ·关键电路设计 | 第32-39页 |
| ·存储单元 | 第32-34页 |
| ·写位线共享策略 | 第34页 |
| ·地址缓冲 | 第34-35页 |
| ·译码电路 | 第35-37页 |
| ·数据读写通路 | 第37-39页 |
| ·版图设计 | 第39-44页 |
| ·结构化版图设计 | 第40页 |
| ·布局规划 | 第40-42页 |
| ·存储阵列版图 | 第42-43页 |
| ·版图实现 | 第43-44页 |
| ·验证与性能测量 | 第44-51页 |
| ·RTL验证 | 第44-46页 |
| ·传统的电路和版图验证流程 | 第46-47页 |
| ·基于XA和ScopeAIM的电路和版图验证流程开发 | 第47-49页 |
| ·性能模拟与对比 | 第49-51页 |
| ·本章小结 | 第51-52页 |
| 第四章 40nm工艺 1W/2R SRAM设计 | 第52-72页 |
| ·设计概述 | 第53页 |
| ·总体设计 | 第53-56页 |
| ·端口说明 | 第53-54页 |
| ·电路结构 | 第54页 |
| ·版图布局 | 第54-56页 |
| ·关键电路设计 | 第56-67页 |
| ·存储单元 | 第56页 |
| ·读写电路 | 第56-61页 |
| ·译码电路 | 第61-66页 |
| ·脉冲时钟 | 第66-67页 |
| ·功能与时序验证 | 第67-68页 |
| ·实现结果 | 第68-70页 |
| ·本章小结 | 第70-72页 |
| 第五章 总结与展望 | 第72-74页 |
| ·全文总结 | 第72-73页 |
| ·研究展望 | 第73-74页 |
| 致谢 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 作者在学期间取得的学术成果 | 第80页 |