| 摘要 | 第1-6页 |
| ABSTRACT | 第6-9页 |
| 第1章 绪论 | 第9-15页 |
| ·研究背景及意义 | 第9-11页 |
| ·LDPC 码的发展与研究现状 | 第11-12页 |
| ·LDPC 码的译码算法研究与硬件实现现状 | 第12-14页 |
| ·主要工作和内容安排 | 第14-15页 |
| 第2章 LDPC 码基础理论 | 第15-25页 |
| ·线性分组码基础 | 第15-16页 |
| ·LDPC 码基础理论 | 第16-19页 |
| ·LDPC 码构造 | 第19-21页 |
| ·LDPC 码编码 | 第21-24页 |
| ·LU 分解编码算法 | 第21-22页 |
| ·RU 分解编码算法 | 第22-23页 |
| ·本文采用的编码算法 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第3章 LDPC 码译码原理 | 第25-40页 |
| ·硬判决译码算法 | 第25-26页 |
| ·软判决译码算法 | 第26-34页 |
| ·概率 BP 译码算法 | 第26-30页 |
| ·LLR BP 译码算法 | 第30-32页 |
| ·最小和(Min-Sum)算法 | 第32-33页 |
| ·基于最小和的改进算法 | 第33-34页 |
| ·译码算法浮点仿真分析 | 第34-37页 |
| ·译码算法定点仿真分析 | 第37-38页 |
| ·本章小结 | 第38-40页 |
| 第4章 LDPC 码译码算法 FPGA 实现 | 第40-63页 |
| ·FPGA 开发流程及仿真环境介绍 | 第40-42页 |
| ·LDPC 码译码算法 FPGA 实现架构 | 第42-44页 |
| ·H 矩阵的确定 | 第42-43页 |
| ·译码器硬件实现架构 | 第43-44页 |
| ·译码器各子模块结构设计 | 第44-61页 |
| ·输入缓冲部分 | 第45-48页 |
| ·信息存储单元 | 第48-50页 |
| ·校验节点处理单元 | 第50-54页 |
| ·变量节点处理单元 | 第54-57页 |
| ·输出缓冲单元 | 第57-59页 |
| ·整体控制单元 | 第59-61页 |
| ·FPGA 实现性能分析 | 第61-62页 |
| ·本章小结 | 第62-63页 |
| 第5章 LDPC 码译码器 SOC 测试系统及译码分析 | 第63-74页 |
| ·SOC 系统及测试软件平台介绍 | 第63-66页 |
| ·SOC 测试系统搭建 | 第66-71页 |
| ·LDPC 码译码器 IP 核的生成 | 第67-70页 |
| ·软件模块设计 | 第70-71页 |
| ·LDPC 码译码器综合测试分析 | 第71-73页 |
| ·本章小结 | 第73-74页 |
| 第6章 总结与展望 | 第74-76页 |
| 参考文献 | 第76-79页 |
| 致谢 | 第79-80页 |
| 攻读学位期间参加的科研项目和成果 | 第80页 |