| 第一章 绪论 | 第1-13页 |
| 1．1 课题背景及来源 | 第8-10页 |
| 1．2 论文研究的内容及意义 | 第10-11页 |
| 1．3 设计思路及手段 | 第11-12页 |
| 1．4 论文的安排 | 第12-13页 |
| 第二章 浮点数值基础 | 第13-23页 |
| 2．1 实数与浮点格式之间的关系 | 第13-16页 |
| 2．1．1 实数系统 | 第13页 |
| 2．1．2 浮点格式 | 第13-14页 |
| 2．1．3 规格化数 | 第14页 |
| 2．1．4 实数类型 | 第14-16页 |
| 2．2 数值基础 | 第16-18页 |
| 2．2．1 舍入控制 | 第16-17页 |
| 2．2．2 数值异常 | 第17-18页 |
| 2．3 IEEE浮点标准 | 第18-21页 |
| 2．4 两种标准的比较 | 第21-23页 |
| 第三章 浮点执行部件的功能定义和复杂运算的算法确定 | 第23-32页 |
| 3．1 NPU1750A嵌入式微处理器的结构 | 第23-24页 |
| 3．2 浮点执行部件的功能 | 第24-25页 |
| 3．3 浮点的指令系统 | 第25-29页 |
| 3．3．1 指令格式 | 第25-26页 |
| 3．3．2 寻址方式 | 第26-27页 |
| 3．3．3 状态字寄存器 | 第27-28页 |
| 3．3．4 浮点的异常处理 | 第28-29页 |
| 3．4 复杂运算的算法确定 | 第29-32页 |
| 3．4．1 乘算法 | 第29-30页 |
| 3．4．2 除算法 | 第30页 |
| 3．4．3 比较算法 | 第30-32页 |
| 第四章 浮点执行部件的设计 | 第32-48页 |
| 4．1 浮点执行部件的体系结构 | 第32-33页 |
| 4．2 浮点执行部件的数据通路 | 第33-38页 |
| 4．2．1 尾数数据通路 | 第35-37页 |
| 4．2．2 指数数据通路 | 第37-38页 |
| 4．3 微指令及微操作设计 | 第38-43页 |
| 4．3．1 微指令的格式及设计思想 | 第38-40页 |
| 4．3．2 浮点微指令组成 | 第40-43页 |
| 4．4 浮点执行部件的控制状态机设计 | 第43-48页 |
| 4．4．1 控制状态机的设计 | 第43-45页 |
| 4．4．2 乘除法指令的安排 | 第45-48页 |
| 第五章 系统的综合与实现 | 第48-65页 |
| 5．1 综合的基本概念 | 第48-52页 |
| 5．1．1 综合的进程 | 第49页 |
| 5．1．2 综合的约束 | 第49-50页 |
| 5．1．3 电路的属性 | 第50-51页 |
| 5．1．4 综合的过程 | 第51-52页 |
| 5．2 FPU1750A的综合 | 第52-54页 |
| 5．2．1 综合的面积约束 | 第52-53页 |
| 5．2．2 综合的时间约束 | 第53-54页 |
| 5．2．3 综合的结果 | 第54页 |
| 5．3 VHDL可综合编码风格 | 第54-60页 |
| 5．4 系统的FPGA实现 | 第60-62页 |
| 5．4．1 FPGA简介 | 第60-61页 |
| 5．4．2 布局布线的过程 | 第61-62页 |
| 5．5 系统的集成性能评价 | 第62-65页 |
| 结束语 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-69页 |