摘要 | 第1-6页 |
ABSTRACT | 第6-8页 |
目录 | 第8-10页 |
图表清单 | 第10-13页 |
符号说明(缩略词) | 第13-14页 |
1 绪论 | 第14-21页 |
·课题来源 | 第14页 |
·研究背景及意义 | 第14-17页 |
·国内外研究现状 | 第17-19页 |
·论文研究内容及拟解决的关键问题 | 第19-20页 |
·章节安排 | 第20-21页 |
2 数字电路的内建自测试(BIST)设计概要 | 第21-29页 |
·逻辑电路 BIST 结构设计 | 第21-26页 |
·测试矢量生成 | 第21页 |
·响应压缩分析 | 第21-24页 |
·LFSR 与被测电路的连接方式 | 第24-26页 |
·存储器 BIST 结构设计 | 第26-27页 |
·BIST 的层次化设计 | 第27-28页 |
·本章小结 | 第28-29页 |
3 存储器 BIST 设计中的优化技术 | 第29-62页 |
·SRAM 故障模型和测试算法 | 第29-36页 |
·故障模型 | 第29-30页 |
·面向“位”的 March 测试算法 | 第30-32页 |
·面向“字”的 March 测试算法 | 第32-36页 |
·基于 March 元素完全编码的 SRAM BIST 控制器设计 | 第36-43页 |
·SRAM BIST 控制器 | 第36-37页 |
·可编程存储器 BIST 控制器的时序 | 第37-39页 |
·测试指令格式 | 第39-43页 |
·SRAM BIST IP 核模板设计及功能验证 | 第43-49页 |
·IP 核模板设计 | 第43-47页 |
·IP 核模板功能验证 | 第47-49页 |
·SRAM BIST IP 核自动生成系统 | 第49-61页 |
·自动生成系统框架结构 | 第49-51页 |
·自动生成系统的验证 | 第51-61页 |
·本章小结 | 第61-62页 |
4 逻辑 BIST 设计中的优化技术 | 第62-91页 |
·LFSR-CA 加权伪随机测试生成 | 第62-71页 |
·伪随机测试矢量的冗余性 | 第62-64页 |
·伪随机测试矢量的产生和加权 | 第64-67页 |
·基于 LFSR-CA 结构的加权伪随机测试矢量优化 | 第67-71页 |
·基于遗传算法的低功耗 BIST 设计 | 第71-77页 |
·遗传算法原理 | 第71-73页 |
·功耗模型分析 | 第73-75页 |
·基于遗传算法的低功耗 BIST 测试生成 | 第75-77页 |
·测试矢量与测试功耗协同优化的 BIST 设计 | 第77-80页 |
·测试矢量与测试功耗协同优化 BIST 设计的验证及性能分析 | 第80-90页 |
·LFSR-CA 加权伪随机测试生成验证 | 第80-85页 |
·基于遗传算法的低功耗 BIST 测试生成验证 | 第85-89页 |
·测试矢量与测试功耗协同优化 BIST 设计的测试生成验证 | 第89-90页 |
·本章小结 | 第90-91页 |
5 BIST 优化设计的硬件验证系统 | 第91-102页 |
·BIST IP 核设计 | 第91-94页 |
·逻辑 BIST IP 核模板设计 | 第91页 |
·重构的实现方式 | 第91-92页 |
·逻辑 BIST 自动生成系统软件设计 | 第92-94页 |
·BIST IP 核与 JTAG 的接口设计 | 第94-96页 |
·BIST 优化设计的硬件验证平台 | 第96-98页 |
·MBIST 和 LBIST 优化设计的硬件验证结果 | 第98-101页 |
·测试环境 | 第98页 |
·测试参数 | 第98页 |
·测试操作步骤 | 第98-99页 |
·总体测试流程 | 第99页 |
·MBIST 与 LBIST 硬件验证结果 | 第99-101页 |
·测试结论 | 第101页 |
·本章小结 | 第101-102页 |
6 结论 | 第102-104页 |
·研究结论及创新性成果 | 第102-103页 |
·存在的不足以及进一步研究的方向 | 第103-104页 |
参考文献 | 第104-111页 |
附录 1 SRAM BIST IP 核模板的 Verilog 语言描述 | 第111-115页 |
附录 2 低功耗 BIST 优化结构的遗传算法原代码 | 第115-124页 |
附录 3 加权 CA 生成的部分代码 | 第124-127页 |
附录 4 BIST DEMO 板设计资料 | 第127-130页 |
附录 5 LBIST/MBIST BSDL文件 | 第130-136页 |
致谢 | 第136-137页 |
攻读学位期间发表的学术论文目录 | 第137页 |