摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
第一章 绪论 | 第14-20页 |
1.1 研究背景 | 第14-15页 |
1.2 国内外研究现状 | 第15-17页 |
1.3 研究内容 | 第17-18页 |
1.4 论文结构 | 第18-20页 |
第二章 基于OPENRISC 1200处理器的SoC系统搭建 | 第20-35页 |
2.1 SoC平台简介 | 第20-23页 |
2.1.1 SoC平台构成 | 第20-21页 |
2.1.2 SoC设计关键技术 | 第21-22页 |
2.1.3 SoC平台设计流程 | 第22-23页 |
2.2 OpenRISC 1200处理器 | 第23-25页 |
2.2.1 OpenRISC 1200背景介绍 | 第23页 |
2.2.2 OpenRISC 1200的主要特点 | 第23-24页 |
2.2.3 OpenRISC 1200基础结构 | 第24-25页 |
2.3 WISHBONE总线 | 第25-30页 |
2.3.1 WISHBONE支持互联类型 | 第25-27页 |
2.3.2 WISHBONE总线周期与接.时序 | 第27-30页 |
2.4 SoC系统的设计与实现 | 第30-34页 |
2.4.1 SoC整体框架 | 第30-32页 |
2.4.2 SoC最小系统简单仿真验证 | 第32-34页 |
2.5 本章小结 | 第34-35页 |
第三章 LDPC译码器IP核的验证 | 第35-50页 |
3.1 LDPC译码器IP核结构及端 | 第35-38页 |
3.1.1 LDPC译码器IP核译码流程及框架 | 第35-37页 |
3.1.2 LDPC译码器IP核端.说明 | 第37-38页 |
3.2 基于SystemVerilog的验证平台架构 | 第38-40页 |
3.2.1 SystemVerilog验证特性 | 第38页 |
3.2.2 验证框架及其组件 | 第38-40页 |
3.3 LDPC译码器IP验证平台的搭建 | 第40-44页 |
3.3.1 验证工具介绍 | 第40页 |
3.3.2 验证环境结构 | 第40-41页 |
3.3.3 验证流程 | 第41-42页 |
3.3.4 验证平台框架 | 第42-44页 |
3.4 功能覆盖率收集 | 第44-47页 |
3.4.1 功能覆盖率的概念 | 第44页 |
3.4.2 功能覆盖率的收集 | 第44-46页 |
3.4.3 功能覆盖率与随机验证的结合 | 第46-47页 |
3.5 验证结果 | 第47-49页 |
3.6 本章小结 | 第49-50页 |
第四章 SoC系统整合验证 | 第50-63页 |
4.1 完整SoC系统架构 | 第50-51页 |
4.2 UART模块 | 第51-53页 |
4.2.1 UART IP模块框架 | 第51-52页 |
4.2.2 UART工作模式 | 第52-53页 |
4.2.3 UART IP核接 | 第53页 |
4.3 LDPC IP核wishbone接 | 第53-54页 |
4.4 软件测试平台 | 第54-56页 |
4.4.1 软件环境及开发工具 | 第54-55页 |
4.4.2 SoC仿真流程 | 第55-56页 |
4.5 仿真文件 | 第56-59页 |
4.5.1 设备地址及参数配置文件 | 第56-57页 |
4.5.2 编写Makefile文件 | 第57-58页 |
4.5.3 链接脚本文件 | 第58页 |
4.5.4 生成二进制可执行bin文件 | 第58-59页 |
4.6 仿真结果 | 第59-62页 |
4.7 本章小结 | 第62-63页 |
第五章 SoC系统的FPGA下载原型验证 | 第63-78页 |
5.1 SoC硬件验证系统的结构 | 第63-65页 |
5.2 JTAG调试模块 | 第65-68页 |
5.2.1 JTAG测试接.原理 | 第65-66页 |
5.2.2 JTAG调试系统构架 | 第66-67页 |
5.2.3 调试方法 | 第67-68页 |
5.3 FPGA移植的SoC文件配置 | 第68-71页 |
5.3.1 OpenRISC1200处理器文件的配置 | 第68-69页 |
5.3.2 修改时钟产生模式 | 第69-70页 |
5.3.3 修改存储模式 | 第70-71页 |
5.4 SoC下载流程 | 第71-72页 |
5.5 测试流程及结果 | 第72-76页 |
5.6 本章小结 | 第76-78页 |
第六章 总结与展望 | 第78-80页 |
致谢 | 第80-81页 |
参考文献 | 第81-84页 |
攻硕期间取得的研究成果 | 第84-85页 |