一种应用于铯原子钟的频率合成器设计与实现
| 摘要 | 第6-7页 |
| abstract | 第7-8页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 课题研究背景与意义 | 第11-13页 |
| 1.2 国内外研究进展 | 第13-15页 |
| 1.3 本课题的研究内容 | 第15-16页 |
| 第二章 应用于铯原子钟的频率合成器系统设计 | 第16-29页 |
| 2.1 频率合成器的基本概念 | 第16-17页 |
| 2.1.1 输出频率范围 | 第16页 |
| 2.1.2 频率精度 | 第16-17页 |
| 2.1.3 频率切换时间 | 第17页 |
| 2.1.4 相位噪声和杂散 | 第17页 |
| 2.2 传统电荷泵型频率综合器 | 第17-22页 |
| 2.3 ΣΔ 小数型频率合成器 | 第22-25页 |
| 2.4 本文中频率综合器设计 | 第25-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 压控振荡器设计 | 第29-42页 |
| 3.1 LC型压控振荡器的原理 | 第29页 |
| 3.2 常见的LC型VCO的结构 | 第29-30页 |
| 3.3 VCO的性能指标 | 第30页 |
| 3.4 VCO低相位噪声及低功耗设计 | 第30-34页 |
| 3.5 压控振荡器的变容设计 | 第34-35页 |
| 3.6 本文压控振荡器设计 | 第35-41页 |
| 3.6.1 VCO输出幅度调节 | 第37-39页 |
| 3.6.2 VCO相位噪声 | 第39-40页 |
| 3.6.3 VCO版图设计 | 第40-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第四章 高速分频器设计 | 第42-56页 |
| 4.1 高速分频器结构 | 第42-45页 |
| 4.1.1 真单相钟控型分频器 | 第42-43页 |
| 4.1.2 注入锁定型分频器 | 第43-44页 |
| 4.1.3 电流模逻辑型分频器 | 第44-45页 |
| 4.2 高速CML结构的触发器设计 | 第45-47页 |
| 4.3 本文分频器设计 | 第47-53页 |
| 4.4 ΣΔ 小数分频器设计 | 第53-55页 |
| 4.5 本章小结 | 第55-56页 |
| 第五章 鉴频鉴相器与电荷泵设计 | 第56-70页 |
| 5.1 鉴频鉴相器基本原理 | 第56-57页 |
| 5.2 电荷泵基本原理 | 第57-60页 |
| 5.2.1 电荷泵的非理想效应 | 第58-60页 |
| 5.3 本文中PFD/CP设计 | 第60-69页 |
| 5.3.1 PFD电路设计 | 第60-61页 |
| 5.3.2 CP电路设计 | 第61-67页 |
| 5.3.3 PFD,CP版图设计 | 第67-69页 |
| 5.4 本章小结 | 第69-70页 |
| 第六章 频率合成器的版图、仿真及测试 | 第70-80页 |
| 6.1 频率合成器的总体版图 | 第70-74页 |
| 6.1.1 总体版图的设计考虑 | 第70-72页 |
| 6.1.2 频率综合器仿真结果 | 第72-74页 |
| 6.1.3 功耗仿真 | 第74页 |
| 6.2 频率综合器的测试 | 第74-79页 |
| 6.2.1 PLL锁定测试 | 第76-77页 |
| 6.2.2 PLL相位噪声不同环路测试 | 第77-78页 |
| 6.2.3 PLL的频率分辨率测试 | 第78页 |
| 6.2.4 PLL跳频测试 | 第78-79页 |
| 6.2.5 PLL最小功耗 | 第79页 |
| 6.3 本章小结 | 第79-80页 |
| 第七章 结论与展望 | 第80-82页 |
| 7.1 结论 | 第80-81页 |
| 7.2 工作展望 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-86页 |
