10G专用交换队列管理单元的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-18页 |
| 1.1 课题研究背景 | 第16页 |
| 1.2 研究目的与意义 | 第16-17页 |
| 1.3 本文的主要工作及内容安排 | 第17-18页 |
| 第二章 10G专用分组交换单元的概要设计 | 第18-30页 |
| 2.1 10G专用分组交换的需求分析 | 第18-20页 |
| 2.2 系统设计的性能分析 | 第20-21页 |
| 2.3 10G专用分组交换的设计方案 | 第21-30页 |
| 2.3.1 10G专用分组交换的总体设计结构 | 第21-23页 |
| 2.3.2 模块划分及功能介绍 | 第23-26页 |
| 2.3.3 数据帧处理流程 | 第26-30页 |
| 第三章 队列管理单元的详细设计与实现 | 第30-60页 |
| 3.1 入队分发器 | 第30-33页 |
| 3.1.1 模块划分及功能介绍 | 第30-31页 |
| 3.1.2 关键存储结构 | 第31-33页 |
| 3.1.3 单播、组播、广播帧的处理 | 第33页 |
| 3.2 队列调度模块的设计 | 第33-42页 |
| 3.2.1 链式存储结构 | 第33-36页 |
| 3.2.2 优先级队列存储方案 | 第36-37页 |
| 3.2.3 入队调度模块及预入队思想 | 第37-42页 |
| 3.2.4 出队调度模块 | 第42页 |
| 3.3 总线控制模块 | 第42-46页 |
| 3.3.1 接收总线控制 | 第43-44页 |
| 3.3.2 发送总线控制 | 第44-46页 |
| 3.4 两级调度算法 | 第46-52页 |
| 3.4.1 三种调度算法简介 | 第47-48页 |
| 3.4.2 改进型加权轮询调度算法 | 第48-49页 |
| 3.4.3 第一级调度算法的实现 | 第49-51页 |
| 3.4.4 第二级调度算法的实现 | 第51-52页 |
| 3.5 流量控制模块 | 第52-60页 |
| 3.5.1 整体设计框图 | 第54-55页 |
| 3.5.2 令牌注入模块 | 第55-56页 |
| 3.5.3 令牌更新模块 | 第56-57页 |
| 3.5.4 流控判断模块 | 第57-60页 |
| 第四章 队列管理单元的仿真分析 | 第60-68页 |
| 4.1 入队分发器的仿真与分析 | 第60-62页 |
| 4.2 队列调度模块的仿真与分析 | 第62-63页 |
| 4.3 总线控制模块的仿真与分析 | 第63-65页 |
| 4.4 两级调度算法的仿真与分析 | 第65-66页 |
| 4.5 流量控制模块的仿真与分析 | 第66-68页 |
| 第五章 应用DDR3的队列管理单元设计与实现 | 第68-88页 |
| 5.1 DDR3介绍 | 第68-70页 |
| 5.2 应用DDR3的概要设计 | 第70-71页 |
| 5.2.1 整体设计框图 | 第70-71页 |
| 5.2.2 模块划分及功能介绍 | 第71页 |
| 5.3 写数据操作详细设计 | 第71-76页 |
| 5.3.1 写地址转换模块 | 第72-74页 |
| 5.3.2 写总线转换模块 | 第74-76页 |
| 5.4 读数据操作详细设计 | 第76-80页 |
| 5.4.1 读地址转换模块 | 第76-78页 |
| 5.4.2 读总线转换模块 | 第78-80页 |
| 5.5 DDR3读写控制模块 | 第80-84页 |
| 5.6 性能分析 | 第84-88页 |
| 第六章 板级测试结果与问题分析 | 第88-96页 |
| 6.1 测试环境介绍 | 第88-89页 |
| 6.2 板级测试结果 | 第89-94页 |
| 6.2.1 交换性能测试 | 第89-91页 |
| 6.2.2 流量控制测试 | 第91-92页 |
| 6.2.3 优先级测试 | 第92-94页 |
| 6.3 板级测试问题与分析 | 第94-96页 |
| 第七章 总结与展望 | 第96-98页 |
| 参考文献 | 第98-100页 |
| 致谢 | 第100-102页 |
| 作者简介 | 第102-103页 |
