| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题背景与研究意义 | 第9-11页 |
| 1.1.1 带宽需求及功耗 | 第10页 |
| 1.1.2 实时性及计算复杂度 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 本文主要研究内容 | 第13-15页 |
| 第2章 DSC算法分析与优化 | 第15-26页 |
| 2.1 算法介绍 | 第15-18页 |
| 2.2 算法过程分析及优化 | 第18-25页 |
| 2.2.1 预测 | 第18-21页 |
| 2.2.2 历史像素索引 | 第21-22页 |
| 2.2.3 P模式选择和ICH模式选择 | 第22-23页 |
| 2.2.4 量化与重构 | 第23页 |
| 2.2.5 熵编码和熵解码 | 第23-24页 |
| 2.2.6 码率控制（RC）与flatness | 第24页 |
| 2.2.7 码流组织multiplex | 第24-25页 |
| 2.3 本章小结 | 第25-26页 |
| 第3章 DSC编解码单元硬件结构设计 | 第26-47页 |
| 3.1 硬件结构总体设计 | 第26-33页 |
| 3.1.1 模块划分与周期预估 | 第26-28页 |
| 3.1.2 两级并行流水结构 | 第28-30页 |
| 3.1.3 编解码器复用结构 | 第30-33页 |
| 3.2 各模块的设计与实现 | 第33-45页 |
| 3.2.1 总体控制模块 | 第33-36页 |
| 3.2.2 预测模块 | 第36-38页 |
| 3.2.3 ICH与ICH_Updata | 第38-40页 |
| 3.2.4 模式选则 | 第40-41页 |
| 3.2.5 量化与重构 | 第41页 |
| 3.2.6 熵编码VLC与熵解码VLD | 第41-43页 |
| 3.2.7 Flatness | 第43-44页 |
| 3.2.8 码率控制（RC） | 第44-45页 |
| 3.3 两级结构周期安排 | 第45-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第4章 传输单元硬件结构设计 | 第47-59页 |
| 4.1 传输过程分析 | 第47-48页 |
| 4.2 MUTIPLEX模块硬件结构设计 | 第48-51页 |
| 4.2.1 substream_multiplex | 第48-49页 |
| 4.2.2 slice_multiplex | 第49-51页 |
| 4.3 DEMULTIPLEX模块和重构图像输出模块硬件结构设计 | 第51-53页 |
| 4.3.1 slice_demultiplex | 第51页 |
| 4.3.2 substream_demultiplex | 第51-52页 |
| 4.3.3 重构图像输出模块 | 第52-53页 |
| 4.4 系统时钟的设定 | 第53-55页 |
| 4.5 虚拟存储器 | 第55-58页 |
| 4.5.1 initial_enc_delay的计算 | 第55-57页 |
| 4.5.2 rate_buffer深度的计算 | 第57页 |
| 4.5.3 initial_dec_delay的计算 | 第57-58页 |
| 4.6 本章小结 | 第58-59页 |
| 第5章 功能验证与性能评估 | 第59-71页 |
| 5.1 验证方法学 | 第59页 |
| 5.2 验证目标 | 第59-62页 |
| 5.2.1 分辨率兼容与压缩比兼容 | 第59-60页 |
| 5.2.2 多帧率兼容与可配置 | 第60-62页 |
| 5.3 功能性验证 | 第62-67页 |
| 5.3.1 代码覆盖率 | 第62页 |
| 5.3.2 自洽性 | 第62-63页 |
| 5.3.3 功能完整性 | 第63-66页 |
| 5.3.4 可靠性 | 第66-67页 |
| 5.4 性能分析 | 第67-68页 |
| 5.5 基于FPGA的硬件搭建 | 第68-70页 |
| 5.6 本章小结 | 第70-71页 |
| 结论 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第76-78页 |
| 致谢 | 第78页 |
