| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第10-17页 |
| 1.1 研究背景及意义 | 第10页 |
| 1.2 国内外研究现状 | 第10-15页 |
| 1.2.1 数字通信系统 | 第10-12页 |
| 1.2.2 信道编码国内外研究现状 | 第12-14页 |
| 1.2.3 IEEE 802.16标准 | 第14-15页 |
| 1.3 论文主要章节安排 | 第15-17页 |
| 第2章 跳频通信和LDPC码原理 | 第17-30页 |
| 2.1 跳频通信系统 | 第17-19页 |
| 2.1.1 跳频通信系统的工作原理 | 第17-18页 |
| 2.1.2 通信抗干扰措施技术的分类 | 第18-19页 |
| 2.2 线性分组码 | 第19页 |
| 2.3 LDPC码基本原理 | 第19-24页 |
| 2.3.1 线性分组码基本原理 | 第20-21页 |
| 2.3.2 校验矩阵 | 第21-22页 |
| 2.3.3 Tanner图 | 第22页 |
| 2.3.4 度数分布 | 第22-23页 |
| 2.3.5 环 | 第23页 |
| 2.3.6 LDPC码的分类 | 第23-24页 |
| 2.4 校验矩阵的构造 | 第24-29页 |
| 2.4.1 LDPC码的随机构造算法 | 第24-25页 |
| 2.4.2 基于IEEE 802.16e标准的LDPC码 | 第25-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第3章 基于IEEE 802.16e标准的LDPC编码原理及其在FPGA中实现 | 第30-42页 |
| 3.1 编码算法 | 第30-35页 |
| 3.1.1 高斯消去算法 | 第30-31页 |
| 3.1.2 LU分解算法 | 第31-32页 |
| 3.1.3 Efficient算法 | 第32-34页 |
| 3.1.4 基于IEEE 802.16e标准的LDPC编码算法 | 第34-35页 |
| 3.2 基于IEEE 802.16e标准的LDPC码编码器的FPGA实现 | 第35-36页 |
| 3.3 编码器系统的模块分析 | 第36-38页 |
| 3.4 仿真结果及分析 | 第38-41页 |
| 3.5 本章小结 | 第41-42页 |
| 第4章 基于IEEE 802.6e标准的LDPC码译码算法和FPGA的实现 | 第42-58页 |
| 4.1 LDPC码译码算法 | 第42-47页 |
| 4.1.1 硬判决译码算法 | 第42页 |
| 4.1.2 BP译码算法 | 第42-46页 |
| 4.1.3 BP译码算法的简化 | 第46-47页 |
| 4.1.4 最小和算法 | 第47页 |
| 4.2 最小和算法译码性能分析 | 第47-49页 |
| 4.3 基于IEEE 802.16e标准的LDPC码编码器的FPGA的实现分析 | 第49-57页 |
| 4.3.1 IEEE 802.16e标准LDPC码译码器整体结构设计 | 第49-50页 |
| 4.3.2 译码器子模块结构的设计 | 第50-56页 |
| 4.3.3 顶层模块仿真结果 | 第56-57页 |
| 4.4 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-65页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第65-66页 |
| 致谢 | 第66页 |
