| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 缩略语对照表 | 第11-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 论文产生背景及意义 | 第15-16页 |
| 1.2 本文的主要内容 | 第16-19页 |
| 第二章 Xilinx Z7 SOC芯片简介 | 第19-33页 |
| 2.1 应用处理器单元（APU） | 第19-30页 |
| 2.1.1 ARM Cortex A9处理器 | 第20-22页 |
| 2.1.2 侦听控制单元（SCU） | 第22页 |
| 2.1.3 L2数据和指令高速缓存 | 第22-23页 |
| 2.1.4 APU接 | 第23-24页 |
| 2.1.5 中断 | 第24-27页 |
| 2.1.6 DMA控制器 | 第27-30页 |
| 2.2 数字逻辑设计 | 第30-33页 |
| 2.2.1 可编程逻辑“外设”（PL） | 第30-32页 |
| 2.2.2 MIO与EMIO | 第32-33页 |
| 第三章 Z7内部PS与PL间数据通信设计 | 第33-47页 |
| 3.1 PL（FPGA）和PS(ARM)的接 | 第33-36页 |
| 3.2 如何选择PL的接 | 第36-40页 |
| 3.3 AXI-Stream总线数据通信的设计 | 第40-45页 |
| 3.3.1 AXI_Stream总线数据通信的硬件开发 | 第40-43页 |
| 3.3.2 AXI_Stream总线数据通信的软件开发 | 第43-45页 |
| 3.4 本章小结 | 第45-47页 |
| 第四章 基于Z7的SAR实时成像处理设计 | 第47-59页 |
| 4.1 SAR成像处理板卡说明 | 第47-48页 |
| 4.2 系统工作流程 | 第48-51页 |
| 4.3 处理算法流程 | 第51-52页 |
| 4.4 双核间算法映射 | 第52-54页 |
| 4.4.1 双核的启动 | 第52-53页 |
| 4.4.2 双核任务的分配 | 第53-54页 |
| 4.5 成像任务分配 | 第54-56页 |
| 4.5.1 成像任务的分配 | 第54-56页 |
| 4.5.2 成像算法中各个模块的时间统计 | 第56页 |
| 4.6 成像算法的硬件加速 | 第56-58页 |
| 4.7 本章小结 | 第58-59页 |
| 第五章 总结和展望 | 第59-61页 |
| 5.1 论文工作总结 | 第59-60页 |
| 5.2 展望 | 第60-61页 |
| 参考文献 | 第61-63页 |
| 致谢 | 第63-65页 |
| 作者简介 | 第65-66页 |