| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第10-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 研究背景 | 第14页 |
| 1.2 图像缩放算法的发展现状 | 第14-15页 |
| 1.3 研究课题的提出 | 第15页 |
| 1.4 本文的主要研究内容及文章结构 | 第15-18页 |
| 第二章 图像缩放系统的理论基础 | 第18-26页 |
| 2.1 图像缩放方法分类 | 第18页 |
| 2.2 插值缩放算法 | 第18-21页 |
| 2.2.1 最近邻插值 | 第20页 |
| 2.2.2 双线性插值算法 | 第20-21页 |
| 2.2.3 双三次插值算法 | 第21页 |
| 2.3 插值算法的实现及仿真 | 第21-24页 |
| 2.4 其他图像缩放算法 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第三章 缩放系统总体设计 | 第26-42页 |
| 3.1 上位机、单片机及FPGA之间的通信协议的设计 | 第26-28页 |
| 3.1.1 单片机与上位机串口通信协议的设计 | 第26-28页 |
| 3.1.2 单片机与FPGA通信协议的设计 | 第28页 |
| 3.2 上位机软件的参数分析 | 第28-29页 |
| 3.3 EDID软件设置 | 第29-31页 |
| 3.3.1 EDID介绍 | 第29页 |
| 3.3.2 EDID配置方法 | 第29-31页 |
| 3.4 系统硬件平台的设计 | 第31-40页 |
| 3.4.1 FPGA芯片电路的设计 | 第31-32页 |
| 3.4.2 单片机模块电路的设计 | 第32-33页 |
| 3.4.3 DVI编解码芯片电路的设计 | 第33-35页 |
| 3.4.4 串口电路的设计 | 第35-36页 |
| 3.4.5 FPGA配置电路的设计 | 第36-37页 |
| 3.4.6 DDR2电路的设计 | 第37-38页 |
| 3.4.7 电源系统的设计 | 第38-39页 |
| 3.4.8 系统复位与晶振电路设计 | 第39-40页 |
| 3.5 本章小结 | 第40-42页 |
| 第四章 系统逻辑的设计 | 第42-48页 |
| 4.1 时钟生成模块逻辑设计 | 第42-43页 |
| 4.2 FPGA和单片机通信模块逻辑设计 | 第43-45页 |
| 4.3 DVI接收模块逻辑设计 | 第45-46页 |
| 4.4 DVI发送模块逻辑设计 | 第46-47页 |
| 4.5 本章小结 | 第47-48页 |
| 第五章 DDR2读写逻辑设计 | 第48-60页 |
| 5.1 MCB的性能 | 第48页 |
| 5.2 MCB的结构 | 第48-50页 |
| 5.3 MCB的接口信号 | 第50-53页 |
| 5.4 地址的配置 | 第53-54页 |
| 5.5 读写时序的分析 | 第54-56页 |
| 5.6 MCB时钟的设计 | 第56-57页 |
| 5.7 写DDR2模块的逻辑设计 | 第57-58页 |
| 5.8 读DDR2模块的逻辑设计 | 第58-59页 |
| 5.9 本章小结 | 第59-60页 |
| 第六章 缩放算法的逻辑设计 | 第60-66页 |
| 6.1 插值缩放算法的核心逻辑的设计 | 第60-62页 |
| 6.2 双线性插值算法的逻辑设计 | 第62页 |
| 6.3 系统的性能评价 | 第62-64页 |
| 6.4 系统调试 | 第64-65页 |
| 6.4.1 硬件调试 | 第64页 |
| 6.4.2 逻辑功能的调试 | 第64-65页 |
| 6.5 本章小结 | 第65-66页 |
| 第七章 总结与展望 | 第66-68页 |
| 7.1 总结 | 第66页 |
| 7.2 后续的工作 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-72页 |
| 作者简介 | 第72页 |