| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 论文背景和意义 | 第11-12页 |
| 1.1.1 时间统一概念与作用 | 第11页 |
| 1.1.2 时统设备研究意义 | 第11-12页 |
| 1.2 国内外发展现状 | 第12-13页 |
| 1.2.1 国外发展状况 | 第12页 |
| 1.2.2 国内发展状况 | 第12-13页 |
| 1.3 课题研究的主要内容及指标 | 第13-15页 |
| 第2章 IRIG-B码编码原理及解码方案 | 第15-24页 |
| 2.1 IRIG码简介 | 第15页 |
| 2.2 IRIG-B码的格式与规范 | 第15-19页 |
| 2.2.1 IRIG-B(DC)码 | 第16-18页 |
| 2.2.2 IRIG-B(AC)码 | 第18-19页 |
| 2.3 IRIG-B码的特点 | 第19页 |
| 2.4 IRIG-B码解码方法论证分析 | 第19-23页 |
| 2.4.1 正交相干检测 | 第19-21页 |
| 2.4.2 B码的解码方案 | 第21-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第3章 IRIG-B码解码板硬件电路设计 | 第24-33页 |
| 3.1 解码板硬件总体设计 | 第24页 |
| 3.2 主要解码芯片选取 | 第24-29页 |
| 3.2.1 模数转换器AD7898 | 第24-25页 |
| 3.2.2 DSP芯片TMS324VC5409 | 第25-27页 |
| 3.2.3 DSP时钟发生器 | 第27页 |
| 3.2.4 CPLD芯片EPM9320LC84 | 第27-29页 |
| 3.3 其他器件选取 | 第29-30页 |
| 3.3.1 HD318电源供电 | 第29-30页 |
| 3.3.2 EEPROM X25138 | 第30页 |
| 3.4 ISA总线 | 第30-31页 |
| 3.5 板卡通讯接口 | 第31-32页 |
| 3.6 本章小结 | 第32-33页 |
| 第4章 AC码解码方案软件设计 | 第33-50页 |
| 4.1 解码方案总体设计思路 | 第33页 |
| 4.2 DSP软件设计 | 第33-40页 |
| 4.2.1 时钟分频模块 | 第33页 |
| 4.2.2 CPU定时器 | 第33-36页 |
| 4.2.3 帧起始位检测 | 第36-38页 |
| 4.2.4 码元判决模块 | 第38-39页 |
| 4.2.5 时间信息输送单元 | 第39-40页 |
| 4.3 系统软件调试 | 第40-42页 |
| 4.3.1 DSP程序下载 | 第40页 |
| 4.3.2 CCS主要功能 | 第40页 |
| 4.3.3 TMS320VC54X系列FLASH烧写方法 | 第40-42页 |
| 4.4 AD转换器 | 第42-43页 |
| 4.5 CPLD开发环境 | 第43-45页 |
| 4.5.1 VHDL语言 | 第43页 |
| 4.5.2 VHDL语言的特点 | 第43页 |
| 4.5.3 Max+plus Ⅱ软件 | 第43-44页 |
| 4.5.4 Max+plus Ⅱ开发系统的特点 | 第44页 |
| 4.5.5 CPLD程序下载 | 第44-45页 |
| 4.6 ISA驱动程序 | 第45-49页 |
| 4.6.1 ISA总线数据采集卡驱动开发及应用 | 第45-49页 |
| 4.7 本章小结 | 第49-50页 |
| 第5章 解码板系统性能测试及分析 | 第50-58页 |
| 5.1 系统硬件电路板焊接与调试 | 第50-52页 |
| 5.2 测试设备 | 第52页 |
| 5.3 测试过程 | 第52-55页 |
| 5.3.1 测试的方法 | 第53-54页 |
| 5.3.2 测试的结果 | 第54-55页 |
| 5.4 测试结果及数据分析 | 第55-57页 |
| 5.4.1 数据处理及结论 | 第56页 |
| 5.4.2 误差分析 | 第56-57页 |
| 5.5 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-61页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第61-62页 |
| 致谢 | 第62-63页 |
| 附录 | 第63页 |