准循环LDPC码的编译码技术研究与FPGA实现
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 绪论 | 第10-14页 |
| ·数字通信系统与信道编码 | 第10-11页 |
| ·LDPC码的发展 | 第11-12页 |
| ·LDPC码的研究现状 | 第12页 |
| ·本文研究内容安排 | 第12-14页 |
| 第2章 LDPC码基本理论和校验矩阵的构造 | 第14-24页 |
| ·线性分组码概念 | 第14-15页 |
| ·线性分组码的概念 | 第14页 |
| ·校验矩阵和生成矩阵 | 第14-15页 |
| ·系统码 | 第15页 |
| ·线性分组码的最小码距 | 第15页 |
| ·LDPC码简介 | 第15-18页 |
| ·LDPC码定义 | 第15-16页 |
| ·LDPC码的TANNER图表示 | 第16-17页 |
| ·LDPC码的四环检验方法 | 第17-18页 |
| ·QC-LDPC码 | 第18页 |
| ·LDPC码校验矩阵的基本构造方法 | 第18-23页 |
| ·GALLAGER构造法 | 第19页 |
| ·比特填充法 | 第19-20页 |
| ·PEG方法 | 第20页 |
| ·准循环构造法 | 第20-21页 |
| ·TANNER准循环LDPC码的构造 | 第21-23页 |
| ·本章小结 | 第23-24页 |
| 第3章 LDPC的译码算法 | 第24-34页 |
| ·基本的译码算法 | 第24-31页 |
| ·BP算法 | 第24-28页 |
| ·LOG-BP算法 | 第28-29页 |
| ·最小和算法 | 第29-31页 |
| ·三种译码方法的比较 | 第31-32页 |
| ·本章小结 | 第32-34页 |
| 第4章 QC-LDPC码的编译码器FPGA实现 | 第34-51页 |
| ·QC-LDPC码的编码器FPGA实现 | 第34-37页 |
| ·编码器设计总体结构 | 第34-35页 |
| ·QC-LDPC编码器的各个模块的FPGA实现 | 第35-37页 |
| ·QC-LDPC译码器的整体结构 | 第37-49页 |
| ·串行译码器的总体设计结构 | 第37-39页 |
| ·QC-LDPC译码器的各个模块的FPGA实现 | 第39-49页 |
| ·性能分析 | 第49页 |
| ·吞吐量分析 | 第49页 |
| ·硬件资源占用情况 | 第49页 |
| ·本章小结 | 第49-51页 |
| 第5章 总结与展望 | 第51-53页 |
| ·工作总结 | 第51页 |
| ·工作展望 | 第51-53页 |
| 参考文献 | 第53-55页 |
| 致谢 | 第55页 |
