| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第一章 引言 | 第10-15页 |
| ·课题研究背景及意义 | 第10-11页 |
| ·国内外研究现状 | 第11-13页 |
| ·论文研究内容及结构 | 第13-15页 |
| 第二章 FMC 采集模块通用载板总体设计 | 第15-29页 |
| ·系统整体结构分析 | 第15-17页 |
| ·FMC 系列模块的接口控制方案 | 第17-21页 |
| ·FMC 采集模块加密识别原理 | 第18-19页 |
| ·数据流接收处理方案分析 | 第19-21页 |
| ·大容量存储方案 | 第21-28页 |
| ·DDR3 SDRAM 工作原理 | 第21-23页 |
| ·基于 IP Core 的 DDR3 SDRAM 控制器 | 第23-25页 |
| ·高速采样触发存储方案 | 第25-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 FMC 采集模块通用载板接口控制逻辑设计 | 第29-51页 |
| ·加密防拷贝与识别技术 | 第29-41页 |
| ·SHA-1 算法特点及 1-wire 通信 | 第29-33页 |
| ·SHA-1 算法的实现 | 第33-36页 |
| ·加密认证的实现 | 第36-39页 |
| ·采集模块的识别 | 第39-41页 |
| ·高速采样数据的接收与处理 | 第41-49页 |
| ·FPGA 时钟资源分析 | 第41-45页 |
| ·数据流时钟域设计 | 第45-47页 |
| ·高速数据流接收与并行处理 | 第47-49页 |
| ·FMC 模块接口控制逻辑的发布方式 | 第49-50页 |
| ·逻辑发布方式应用机理 | 第50页 |
| ·接口控制逻辑调用方式 | 第50页 |
| ·本章小结 | 第50-51页 |
| 第四章 采样存储控制逻辑设计 | 第51-64页 |
| ·命令接口和数据传输控制模块 | 第51-52页 |
| ·触发存储机制设计 | 第52-54页 |
| ·触发存储控制模块 | 第54页 |
| ·DDR3 SDRAM 控制接口模块 | 第54-63页 |
| ·DDR IP Core 和时钟模块 | 第55-57页 |
| ·主状态机控制模块 | 第57-61页 |
| ·地址触发模块 | 第61-62页 |
| ·FIFO 控制模块 | 第62-63页 |
| ·本章小结 | 第63-64页 |
| 第五章 硬件电路验证测试及产品发布 | 第64-78页 |
| ·验证与测试的总体方案 | 第64-65页 |
| ·逻辑的功能仿真验证 | 第65-67页 |
| ·整机工作验证及分析 | 第67-77页 |
| ·外围电路的调试 | 第67-68页 |
| ·逻辑代码的电路验证 | 第68-72页 |
| ·系统实验平台测试 | 第72-77页 |
| ·逻辑产品的发布 | 第77页 |
| ·本章小结 | 第77-78页 |
| 第六章 结束语 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 研究成果 | 第83-84页 |