| 中文摘要 | 第1-4页 |
| 英文摘要 | 第4-9页 |
| 第一章 绪论 | 第9-17页 |
| ·时间统一系统的概况及重要地位 | 第9-12页 |
| ·靶场时统与时码 | 第12-13页 |
| ·FPGA技术现状 | 第13-15页 |
| ·课题意义 | 第15-16页 |
| ·论文安排 | 第16-17页 |
| 第二章 IRIG-B码和FPGA概况 | 第17-32页 |
| ·IRIG-B码概况 | 第17-25页 |
| ·1 IRIG-B码简介 | 第17-23页 |
| ·1. 1 IRIG组织简介 | 第17页 |
| ·1. 2 IRIG时间编码 | 第17-18页 |
| ·1. 3 IRIG-B格式时间码 | 第18-22页 |
| ·1. 4 国军标对标准IRIG-B格式时间码的修改 | 第22-23页 |
| ·2 IRIG-B码接口终端 | 第23-25页 |
| ·2. 1 时间码接口终端的重要性 | 第23-25页 |
| ·2. 2 IRIG-B码终端类型 | 第25页 |
| ·可编程逻辑器件概述 | 第25-32页 |
| ·1 可编程逻辑器件发展概况 | 第25-26页 |
| ·2 可编程逻辑器件的设计 | 第26-28页 |
| ·2. 1 基本设计方法 | 第26-27页 |
| ·2. 2 设计流程 | 第27-28页 |
| ·3 Altera的可编程逻辑器件 | 第28-30页 |
| ·3. 1 Altera产品概述 | 第28-29页 |
| ·3. 2 MAX7000S功能结构及特点 | 第29-30页 |
| ·4 Altera可编程逻辑器件的开发软件 | 第30-32页 |
| 第三章 FPGA实现IRIG-B码时统的理论研究 | 第32-49页 |
| ·IRIG-B码时统的组成及工作原理 | 第32-45页 |
| ·1 IRIG-B码产生器 | 第33页 |
| ·1. 1 产生器工作过程 | 第33页 |
| ·1. 2 B码产生原理 | 第33页 |
| ·1. 3 时码产生 | 第33页 |
| ·2 调制与解调 | 第33-38页 |
| ·2. 1 标准调幅(AM) | 第34页 |
| ·2. 2 幅度调制信号的非相干解调 | 第34-35页 |
| ·2. 3 交流B码调制原理 | 第35-36页 |
| ·2. 4 1KHz正弦波信号数字综合器 | 第36-38页 |
| ·3 IRIG-B码解调器 | 第38-41页 |
| ·3. 1 直流B码解调原理 | 第38页 |
| ·3. 2 交流B码解调原理 | 第38-39页 |
| ·3. 3 同步工作原理 | 第39-40页 |
| ·3. 4 增强B码解调能力 | 第40-41页 |
| ·4 数字移相分频钟 | 第41-45页 |
| ·4. 1 时间同步 | 第41-42页 |
| ·4. 2 锁相原理和倍频原理 | 第42-45页 |
| ·FPGA的实现及设计中的基本问题 | 第45-49页 |
| ·1 FPGA的实现 | 第45-47页 |
| ·2 FPGA设计中的基本问题 | 第47-49页 |
| 第四章 基于FPGA的IRIG-B码时统设计方案 | 第49-57页 |
| ·设计方案与构成 | 第49-53页 |
| ·1 IRIG-B码产生器 | 第49-50页 |
| ·2 IRIG-B码解调器 | 第50-52页 |
| ·3 数字移相分频钟 | 第52-53页 |
| ·设计仿真 | 第53-57页 |
| 第五章 基于FPGA的IRIG-B码时统的电路设计实现 | 第57-79页 |
| ·IRIG-B码产生器 | 第57-68页 |
| ·1 电路设计方案 | 第57-59页 |
| ·2 可编程逻辑器件内部电路设计 | 第59-63页 |
| ·3 微处理器的软件控制 | 第63-67页 |
| ·4 实测结果与波形显示 | 第67-68页 |
| ·IRIG-B码解调器 | 第68-73页 |
| ·1 电路设计方案 | 第68-69页 |
| ·2 可编程逻辑器件内部电路设计 | 第69-70页 |
| ·3 微处理器的软件控制 | 第70-73页 |
| ·数字移相分频钟 | 第73-79页 |
| ·1 电路设计方案 | 第73-75页 |
| ·2 可编程逻辑器件内部电路设计 | 第75-77页 |
| ·3 微处理器的软件控制流程 | 第77-79页 |
| 第六章 时统设计的基本技术 | 第79-87页 |
| ·用户接口标准化 | 第79-80页 |
| ·技术指标测试方法 | 第80-81页 |
| ·1 时间同步误差的测试方法 | 第80页 |
| ·2 周期抖动的测试方法 | 第80-81页 |
| ·时统设备的冗余设计 | 第81-82页 |
| ·1 定时校频设备的冗余配置 | 第81页 |
| ·2 频率标准的冗余设计 | 第81-82页 |
| ·3 时码产生器的冗余设计 | 第82页 |
| ·B码终端在设计和使用中易发生的问题 | 第82-84页 |
| ·1 B码终端设计中易发生的问题 | 第82-84页 |
| ·2 B码终端使用中易发生的问题 | 第84页 |
| ·设计中FPGA应注意的问题 | 第84-87页 |
| 结束语 | 第87-88页 |
| 参考文献 | 第88-91页 |
| 硕士期间发表文章 | 第91-92页 |
| 致谢 | 第92-93页 |