| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 注释表 | 第12-13页 |
| 缩略词 | 第13-15页 |
| 第一章 绪论 | 第15-20页 |
| 1.1 课题研究背景及意义 | 第15-17页 |
| 1.1.1 多通道时间交织采样结构的提出与意义 | 第15-16页 |
| 1.1.2 国内外TI-ADC芯片发展动态 | 第16-17页 |
| 1.2 误差估计与校正技术简介 | 第17-19页 |
| 1.3 本文主要工作及结构 | 第19-20页 |
| 第二章 时间交织采样模型研究 | 第20-33页 |
| 2.1 时间交织采样技术原理 | 第20-22页 |
| 2.2 ADC性能指标 | 第22页 |
| 2.3 时间交织采样结构误差分析 | 第22-29页 |
| 2.3.1 偏置误差 | 第23-25页 |
| 2.3.2 增益误差 | 第25-27页 |
| 2.3.3 时间误差 | 第27-29页 |
| 2.4 信噪失真比与三种误差之间的关系 | 第29-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第三章 时间交织ADC误差估计与校正技术研究 | 第33-49页 |
| 3.1 数字域校正基本步骤 | 第33-35页 |
| 3.2 三种误差估计与校正方法 | 第35-40页 |
| 3.2.1 偏置误差估计与校正 | 第35-36页 |
| 3.2.2 增益误差估计与校正 | 第36-37页 |
| 3.2.3 时间误差估计与校正 | 第37-40页 |
| 3.3 估计与校正算法建模仿真 | 第40-45页 |
| 3.4 误差估计与校正的软硬件结合处理 | 第45-48页 |
| 3.4.1 ChipScopePro在线加载偏置与增益误差 | 第46-47页 |
| 3.4.2 以太网在线传输时间误差参数 | 第47-48页 |
| 3.5 本章小结 | 第48-49页 |
| 第四章 四通道TI-ADC采样系统硬件设计 | 第49-77页 |
| 4.1 四通道TI-ADC采样系统硬件整体架构 | 第49-51页 |
| 4.2 AD采集板卡 | 第51-58页 |
| 4.2.1 关键器件介绍 | 第51-54页 |
| 4.2.2 AD采集板卡硬件结构 | 第54-58页 |
| 4.3 基于FPGA的数据处理传输平台 | 第58-64页 |
| 4.3.1 FPGA开发平台VC707 | 第59-61页 |
| 4.3.2 数据传输接口设计 | 第61-63页 |
| 4.3.3 参考数据缓存设计 | 第63页 |
| 4.3.4 以太网传输设计 | 第63-64页 |
| 4.4 校正算法数字域设计 | 第64-76页 |
| 4.4.1 数据切片 | 第65-66页 |
| 4.4.2 实测数据缓存模块 | 第66-67页 |
| 4.4.3 浮点数与定点数的选取 | 第67-69页 |
| 4.4.4 偏置误差与增益误差校正 | 第69-70页 |
| 4.4.5 时间误差校正 | 第70-76页 |
| 4.5 本章小结 | 第76-77页 |
| 第五章 系统测试与分析 | 第77-87页 |
| 5.1 测试平台搭建 | 第77-80页 |
| 5.1.1 硬件平台搭建 | 第77-78页 |
| 5.1.2 软件调试平台 | 第78-80页 |
| 5.2 AD采集子板性能测试 | 第80-84页 |
| 5.2.1 三角波测试模式 | 第80页 |
| 5.2.2 单频信号测试 | 第80-82页 |
| 5.2.3 线性调频信号测试 | 第82-84页 |
| 5.3 FPGA校正效果测试分析 | 第84-85页 |
| 5.4 本章小结 | 第85-87页 |
| 第六章 总结与展望 | 第87-89页 |
| 6.1 本文工作总结 | 第87-88页 |
| 6.2 未来展望 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 致谢 | 第93-94页 |
| 在学期间的研究成果及发表的学术论文 | 第94页 |