高效异步FIFO的设计实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-21页 |
| 1.1 选题背景及意义 | 第10-11页 |
| 1.2 国内外异步电路设计的发展概况 | 第11-13页 |
| 1.3 异步电路的优势与问题 | 第13-14页 |
| 1.4 集成电路概述 | 第14-19页 |
| 1.4.1 集成电路技术的发展 | 第14-16页 |
| 1.4.2 专用集成电路设计流程及规范 | 第16-19页 |
| 1.5 论文的内容与结构及创新点 | 第19-21页 |
| 1.5.1 论文的主要研究内容与结构 | 第19-20页 |
| 1.5.2 设计的创新点 | 第20-21页 |
| 第2章 异步FIFO存储器 | 第21-34页 |
| 2.1 异步FIFO存储器简介 | 第21页 |
| 2.2 异步FIFO存储器结构 | 第21-27页 |
| 2.2.1 双端口RAM | 第22-24页 |
| 2.2.2 读写地址 | 第24-25页 |
| 2.2.3 空/满信号的判断 | 第25-27页 |
| 2.3 格雷码指针实现的存储器 | 第27-32页 |
| 2.3.1 格雷码的编码方式 | 第27-28页 |
| 2.3.2 格雷码与二进制码之间的转换 | 第28-31页 |
| 2.3.3 格雷码计数器 | 第31-32页 |
| 2.4 格雷码的转换 | 第32-33页 |
| 2.5 本章小结 | 第33-34页 |
| 第3章 异步信号下的亚稳态问题及解决方法 | 第34-46页 |
| 3.1 多时钟域下的亚稳态问题 | 第34-37页 |
| 3.2 同步分析 | 第37-41页 |
| 3.3 异步时钟域设计中多位数据的同步 | 第41-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第4章 本设计的主要思想及高效率策略 | 第46-56页 |
| 4.1 FIFO的设计结构 | 第46-48页 |
| 4.1.1 保留空间和满状态检测 | 第47页 |
| 4.1.2 信号同步装置 | 第47-48页 |
| 4.2 低功耗策略之时钟的暂停和重启 | 第48-51页 |
| 4.3 寄存器传输级高效策略 | 第51-55页 |
| 4.3.1 门控时钟 | 第51-54页 |
| 4.3.2 操作数隔离 | 第54-55页 |
| 4.4 本章小结 | 第55-56页 |
| 第5章 设计实现与验证分析 | 第56-68页 |
| 5.1 功能验证 | 第56-58页 |
| 5.2 逻辑综合 | 第58-61页 |
| 5.3 形式验证及静态时序 | 第61-63页 |
| 5.4 物理设计 | 第63-65页 |
| 5.5 芯片测试 | 第65-67页 |
| 5.6 本章小结 | 第67-68页 |
| 结论 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
| 附录 A 芯片测试板的PCB图 | 第74页 |
