| 摘要 | 第8-9页 |
| Abstract | 第9-10页 |
| 第1章 绪论 | 第11-19页 |
| 1.1 研究背景及意义 | 第11-12页 |
| 1.2 IP 核保护技术 | 第12-13页 |
| 1.3 数字水印保护技术 | 第13-17页 |
| 1.3.1 约束保护技术 | 第13-15页 |
| 1.3.2 附加保护技术 | 第15-16页 |
| 1.3.3 其它保护技术 | 第16-17页 |
| 1.3.4 水印检测方法 | 第17页 |
| 1.4 研究内容与工作安排 | 第17-19页 |
| 第2章 基于 FPGA 数字水印系统概述 | 第19-27页 |
| 2.1 FPGA 的基本结构 | 第19-20页 |
| 2.2 FPGA 的设计流程 | 第20-22页 |
| 2.3 数字水印系统的基本框架 | 第22-23页 |
| 2.4 数字水印的生成 | 第23-24页 |
| 2.5 数字水印的嵌入 | 第24-25页 |
| 2.6 数字水印的检测提取 | 第25页 |
| 2.7 数字水印方法的评估 | 第25页 |
| 2.8 本章小结 | 第25-27页 |
| 第3章 数字水印系统安全性分析 | 第27-29页 |
| 3.1 数字水印攻击方法分类 | 第27页 |
| 3.2 鲁棒性攻击和安全性攻击 | 第27-28页 |
| 3.3 系统攻击 | 第28页 |
| 3.4 本章小结 | 第28-29页 |
| 第4章 数字水印保护方法 | 第29-47页 |
| 4.1 数字水印生成方法 | 第29-30页 |
| 4.2 基于时延约束的 FPGA 数字水印方法 | 第30-35页 |
| 4.2.1 基于时延约束的数字水印嵌入原理 | 第30-32页 |
| 4.2.2 数字水印的生成 | 第32页 |
| 4.2.3 基于时延约束的数字水印嵌入方法 | 第32-34页 |
| 4.2.4 性能分析 | 第34-35页 |
| 4.3 基于 LUT 替换的数字水印保护方法 | 第35-39页 |
| 4.3.1 基于 LUT 替换的数字水印嵌入原理 | 第35-37页 |
| 4.3.2 基于 LUT 替换的数字水印嵌入方法 | 第37-38页 |
| 4.3.3 性能分析 | 第38-39页 |
| 4.4 层次式数字水印保护方法 | 第39-45页 |
| 4.4.1 网表层嵌入数字水印原理 | 第39-42页 |
| 4.4.2 物理层嵌入数字水印原理 | 第42-44页 |
| 4.4.3 层次式数字水印嵌入流程 | 第44-45页 |
| 4.4.4 性能分析 | 第45页 |
| 4.5 本章小结 | 第45-47页 |
| 第5章 实验结果及分析 | 第47-53页 |
| 5.1 实验环境与目的 | 第47页 |
| 5.2 基于时延约束数字水印方法结果及分析 | 第47-49页 |
| 5.3 基于 LUT 替换的数字水印方法结果及分析 | 第49-51页 |
| 5.4 层次式数字水印方法结果及分析 | 第51-52页 |
| 5.5 本章小结 | 第52-53页 |
| 结论 | 第53-54页 |
| 参考文献 | 第54-59页 |
| 攻读硕士学位期间发表的学术论文及科研工作 | 第59-60页 |
| 致谢 | 第60页 |